本周在奧斯汀由美國半導體制造技術戰略聯盟(Sematech)牽頭舉辦的表面制備與清潔技術大會(SPCC:Surface Preparation and Cleaning Conference)上,與會者紛紛表示EUV光刻技術的發展對EUV有關的量測技術以及掩膜清潔技術已經提出了更高的要求，因此需要考慮采用新的技術來處理EUV掩膜坯(mask blank:即尚未刻出圖像的掩膜板坯)，以及EUV掩膜版（patterned mask：即已刻制出圖像的掩膜板）上的顆粒沾污。
除了有關技術問題的討論之外，各廠商在投資回報率方面的擔憂也表現的比較明顯。目前，只有少數半導體廠商愿意使用EUV光刻技術，因此參加此次SPCC會議的相關廠商普遍擔憂用于開發新型掩膜清潔技術及其裝置的資金投入恐怕會出現入不敷出的情況。 別的不說，光是供研究用EUV掩膜襯底的價格就高的驚人，一位廠商代表透露：“為了進行掩膜清潔技術的研究，單是購買一片EUV掩膜板襯底的資金就有可能達到10萬美元。所以目前我們很糾結于如何獲得足夠的資金投資。” Sematech組織的掩膜清潔技術工程師Aron Cepler表示，Sematech組織的EUV掩膜清潔技術研發小組目前獲取試驗用掩膜坯的方法是，從包括Sematech組織成員公司在內的各種來源處索取剩余不用的掩膜坯，不過通過如此途徑獲取的數量非常有限，而且報廢的速度也很快。 由于市面上的EUV掩膜板廠商數量相對較少，加上EUV檢測用裝備價格又十分昂貴，因此要獲取開發有關技術所需的資金，就必須通過與半導體芯片廠商聯營合作的形式來取得。Sematech組織的高管David Chan在SPCC大會上公布了由Sematech領導的EUV掩膜基建財團(EUV Mask Infrastructure (EMI) consortium)在技術研發方面取得的一些進展，EMI財團成立的目的是開發EUV掩膜板用檢測工具。目前Sematech在這方面的研究重點已經轉向了與15nm半代制程以及8nm半代制程有關的研發。他表示：“我們需要使用無瑕疵的EUV掩膜板，但是如果你根本沒有辦法檢測到這些瑕疵，制程技術的開發便無法進行。” Sematech的目標是開發出一款名為AIMS的掩膜檢查用工具。Chan表示：“AIMS項目取得了相當的進展，而有關的合作協議也已經進入正式簽訂的階段。如果沒有AIMS，那么要實現量產化的EUV解決方案是不可能的。而由于該項目的研發周期(約3年)較長，因此必須優先啟動。” 另外，EMI組織還會分別為EUV掩膜坯和EUV掩膜板開發各自適用的檢測裝備，定于2013年啟動的16nm節點制程上的EUV光刻技術中，必須使用這些掩膜板。 Chan還表示，必須馬上開始研發尖端成像檢測技術，并稱這方面可以采用光化學類解決方案，也有可能采用包括電子束技術在內的其它解決方案。 另外，Sematech還組織了另一個負責研發多射束掩膜刻寫技術的技術合作組織，Chan表示：“有關的項目正在討論中且取得了不少進展。“ 他還透露：”DRAM廠商希望能在2011年開始在試生產中啟用EUV光刻技術。” 要滿足國際半導體技術發展路線圖(ITRS)對EUV光刻瑕疵率提出的既定要求，EUV掩膜清潔及顆粒沾污移除裝置需要具備能將18nm尺寸的顆粒污染移除的能力。然而，現有的大視場檢測工具只能檢測出比30nm稍小尺寸的顆粒污染，為此，Sematech組織換用了視場較小的掃描電子顯微技術來進行顆粒沾污的檢測。
顆粒沾污移除前后的掩膜圖像對比 Sematech組織的掩膜清潔技術工程師Aron Cepler在會上介紹了Sematech組織是如何通過調整顆粒沾污移除用電子束的劑量，來達到最佳顆粒沾污移除效率(particle removal efficiency (PRE))的方法.他透露，與顆粒的尺寸和成分相關，清潔顆粒沾污用的電子束曝光劑量存在一個臨界值，在這個臨界值以下，則無法成功移除這些顆粒沾污。 他還介紹了碳污染與SiO2/聚苯乙烯膠乳顆粒的附著性之間的關系。
他在會上表示，掩膜板上SiO2顆粒沾污的附著力可在8天的靜置期內保持不變，而PSL顆粒沾污的附著力變化機制則有所不同。另外，會上還討論了EUV掩膜版的保護層(capping layer)分別使用2.5nm厚度的釕材質保護層和2.5nm厚度TaNO保護層時顆粒沾污附著力的區別，研究結果顯示TaNO材質保護層的顆粒沾污附著力更大。 |
