xilinx MCB設計求助

mmwlb

新手問題，
用xilinx的MCB設計一個LPDDR，IP核是可以用它的工具生成了，但是我怎么使用它。
比如說，我需要從LPDDR接口讀出的某個地址里面的數據，如何操作？

我的做法是，直接新建一個模塊，例化.XCO文件，然后做一個test bench，按照時序要求給他信號，像c3_p0_cmd_en、c3_p0_wr_en等等，
都是按照UG388上給的，仿真后，沒有從LPDDR接口那邊看到正確的輸出，calib_done信號也沒有被拉高。

我看在他的use design里面的Test Bench文件里面，有例化了“lpddr_model_c3.v”這個模塊，這個模塊應該是只在仿真的時候用到的，不知道這個模塊是什么作用。我有把這個例化去掉，calib_done信號就不會被拉高，

mmwlb

咋都米人會呢，高手呢

lelee007

lpddr_model_c3.v

這個module是模擬內存顆粒的啦，工程有XCO了就可以用verilog例化使用了

哈哈，多看下手冊吧，xilinx的文檔還是比較全的，不過也有點太多啦，前段時間搞了下DDR3的，SP605板載的，lpddr沒研究過，中間估計有些細節問題跟SP605板載DDR不完全一樣

xwd_bp

手冊上應該有吧。