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來源：西門子EDA 目前人工智能（AI）正在變革多個(gè)行業(yè)。有一個(gè)很有趣的現(xiàn)象：人工智能正在幫助推動(dòng)人工智能芯片的進(jìn)步。早在2021年6月，谷歌就利用AI來設(shè)計(jì)其TPU芯片。谷歌表示，人工智能可以在不到6小時(shí)的時(shí)間內(nèi)完成人工需要數(shù)月時(shí)間完成的芯片設(shè)計(jì)工作。《Nature》的一篇評(píng)論稱這項(xiàng)研究是一項(xiàng)“重要成就”，并指出此類工作可以幫助抵消摩爾定律的終結(jié)。除此之外，英偉達(dá)已經(jīng)開始使用人工智能來有效地改進(jìn)和加速 GPU 設(shè)計(jì)；三星也已經(jīng)談?wù)摰搅耸褂萌斯ぶ悄茉O(shè)計(jì)芯片。 但這遠(yuǎn)不是人工智能輔助芯片的唯一應(yīng)用，AI技術(shù)正滲透到更多芯片業(yè)的核心環(huán)節(jié)，其中在制造這一芯片產(chǎn)業(yè)鏈的關(guān)鍵環(huán)節(jié)，AI也在悄然發(fā)力。 芯片制造環(huán)節(jié)，良率越來越受到考驗(yàn) 現(xiàn)在幾乎所有的應(yīng)用包括5G、物聯(lián)網(wǎng)、汽車、數(shù)據(jù)中心等的實(shí)現(xiàn)與發(fā)展都建立在更高性能、更低功耗、更大算力的芯片的基礎(chǔ)之上。芯片的需求大幅提升，而芯片的供應(yīng)卻跟不上需求，提升現(xiàn)有產(chǎn)品的良率是業(yè)內(nèi)公認(rèn)的有效措施。 然而，良率的提升卻給芯片設(shè)計(jì)商和制造商都帶來了很大的挑戰(zhàn)。 制造是半導(dǎo)體產(chǎn)業(yè)鏈的關(guān)鍵一環(huán)。整個(gè)制造過程主要分為八個(gè)步驟：晶圓加工 - 氧化 - 光刻 - 刻蝕 - 薄膜沉積 - 互連 - 測(cè)試 - 封裝，每個(gè)芯片的制造步驟又需要數(shù)百個(gè)工藝。芯片生產(chǎn)制造的周期動(dòng)輒兩三個(gè)月，生產(chǎn)過程中產(chǎn)生的數(shù)據(jù)量龐雜，涉及的參數(shù)變量繁多，任何一點(diǎn)微小的變化都能影響到最終芯片的良率。 遵循著摩爾定律的工藝制程演進(jìn)是芯片實(shí)現(xiàn)高性能計(jì)算最為有效的途徑之一，也是產(chǎn)業(yè)追逐的方向。而隨著芯片工藝來到更先進(jìn)的5nm、3nm，芯片設(shè)計(jì)復(fù)雜度呈幾何倍數(shù)增加，生產(chǎn)流程的不斷加長(zhǎng)，芯片的制造變得極其復(fù)雜與精密，良率變得極具挑戰(zhàn)。據(jù)半導(dǎo)體設(shè)備供應(yīng)商巨頭應(yīng)用材料公司表示，從2015年到2021年，芯片制造的工藝步驟的數(shù)量增加了48%。相比成熟節(jié)點(diǎn)，先進(jìn)節(jié)點(diǎn)的基準(zhǔn)良率也越來越低。 而在半導(dǎo)體的商業(yè)化進(jìn)程中，良率直接關(guān)系到芯片的產(chǎn)量、生產(chǎn)成本與企業(yè)的盈利能力。所以說，僅僅通過芯片工藝技術(shù)的改進(jìn)來提高PPA變得越來越困難，而且從性價(jià)比來看，芯片流片的費(fèi)用越來越貴，只有極少數(shù)的芯片公司才能負(fù)擔(dān)得起。 因此，既要提升芯片的良率又要在經(jīng)濟(jì)上可行，必須要多管齊下，探索創(chuàng)新的方法。在如今這個(gè)高度自動(dòng)化的時(shí)代，引入人工智能/機(jī)器學(xué)習(xí)等技術(shù)，推動(dòng)芯片的制造流程，提升芯片的良率，進(jìn)而幫助我們快速彌合算力供需之間的差距。 AI的強(qiáng)勢(shì)出擊 芯片制造是世界上最昂貴的生產(chǎn)工藝之一。芯片產(chǎn)量決定了諸如英特爾、三星、臺(tái)積電等晶圓廠商的成敗。他們不惜投入大量資源來使晶圓廠全天候運(yùn)營(yíng)，以實(shí)現(xiàn)長(zhǎng)期利潤(rùn)最大化。 半導(dǎo)體制造商需要依靠掃描、測(cè)試和診斷來幫助故障分析以解決良率問題。后端的缺陷檢測(cè)無疑是提升芯片良率的一大“把關(guān)者”。現(xiàn)在大多數(shù)先進(jìn)的SoC使用了極小的制造工藝，有的甚至引入EUV光刻技術(shù)，對(duì)制造商來說更加難以定位芯片上的微小故障和缺陷；并且在制造3D結(jié)構(gòu)和執(zhí)行復(fù)雜的多圖案化步驟時(shí)，其中一些小的差異會(huì)累積以產(chǎn)生良率抑制缺陷，如果其中的一些微小的差異被延遲檢測(cè)到，那么之后進(jìn)行的所有流程步驟基本上都是浪費(fèi)時(shí)間和金錢。他們發(fā)現(xiàn)缺陷的時(shí)間越長(zhǎng)，損失的錢就越多。 為了解決這一行業(yè)難題，半導(dǎo)體設(shè)備供應(yīng)商應(yīng)用材料（Applied Materials）將人工智能融入到晶圓檢測(cè)流程，從2016年開始應(yīng)用材料就使用ExtractAI技術(shù)開發(fā)Enlight系統(tǒng)，于 2020 年推出了新一代Enlight光學(xué)半導(dǎo)體晶圓檢測(cè)機(jī)，該檢測(cè)設(shè)備引入了大數(shù)據(jù)和AI技術(shù)。Enlight 系統(tǒng)只需不到一個(gè)小時(shí)就可以繪制出晶圓上數(shù)百萬個(gè)潛在缺陷。 應(yīng)用材料表示，結(jié)合他們的Enlight光學(xué)檢測(cè)、ExtractAI技術(shù)和SEMVision eBeam審查功能，他們解決了最困難的檢測(cè)挑戰(zhàn)：將影響良率的缺陷與噪聲區(qū)分開來，還可以實(shí)時(shí)學(xué)習(xí)和適應(yīng)工藝變化。而且通過生成大數(shù)據(jù)，Enlight系統(tǒng)將捕獲關(guān)鍵缺陷的成本降低了3倍。這將使晶圓廠可以比以往更快地接收更多可操作的數(shù)據(jù)，從而降低擁有成本并加快產(chǎn)量和上市時(shí)間。目前，這些最新的工具集已經(jīng)安裝在多個(gè)晶圓廠中，這些晶圓廠都在使用它來縮短最新技術(shù)的良率。 應(yīng)用材料公司表示，Enlight是其產(chǎn)品線中第一個(gè)使用人工智能來改進(jìn)生產(chǎn)過程的系統(tǒng)，還有更多人工智能增強(qiáng)系統(tǒng)正在籌備中。 檢測(cè)設(shè)備是后期制造環(huán)節(jié)提升良率中的一個(gè)措施，而如果能在IC開發(fā)的物理設(shè)計(jì)階段就采取必要的措施，將良率的把控逐步轉(zhuǎn)移到芯片前端設(shè)計(jì)，來確保能夠準(zhǔn)確地制造設(shè)計(jì)，那么就能提高產(chǎn)量并防止產(chǎn)品交付給客戶后可能出現(xiàn)的缺陷。這在行業(yè)內(nèi)稱之為DFM（Design-for-Manufacture），該概念幾乎存在于所有工程學(xué)科中。 在芯片設(shè)計(jì)端的DFM，EDA供應(yīng)商們正致力于將各種AI功能集成到工具流中。 舉例來看，西門子EDA的Calibre SONR工具就內(nèi)嵌了機(jī)器學(xué)習(xí)引擎TenssorFlow，通過將并行計(jì)算和ML技術(shù)融入到EDA工具中去，使得EDA工具具有更快的運(yùn)行速度。Calibre物理驗(yàn)證平臺(tái)涵蓋了Signoff級(jí)驗(yàn)證的Layout、Mask以及芯片制造過程中所有驗(yàn)證步驟。Calibre的產(chǎn)品線還在不斷擴(kuò)充，通過產(chǎn)品之間的互補(bǔ)優(yōu)勢(shì)真正做到從芯片設(shè)計(jì)端一路延伸至芯片制造端。這不僅能夠幫助設(shè)計(jì)人員可以胸有成竹地實(shí)施物理驗(yàn)證和交付設(shè)計(jì)，并能大幅提升流片良率，縮短芯片產(chǎn)品上市時(shí)間并加快創(chuàng)新速度。 仿真一直是芯片設(shè)計(jì)師的痛，隨著先進(jìn)工藝和超低電壓的發(fā)展需求，仿真領(lǐng)域面臨著數(shù)據(jù)量大、時(shí)序庫提取時(shí)間長(zhǎng)、暴力窮舉太慢、STA工具做內(nèi)差法精度不夠等痛點(diǎn)，而如果利用機(jī)器學(xué)習(xí)算法，通過大數(shù)據(jù)的方式分析已有數(shù)據(jù)庫，通過多個(gè)表面模型互聯(lián)，構(gòu)建一個(gè)多維模型，通過這樣模型的創(chuàng)建去推測(cè)出一個(gè)新的 Corner下的數(shù)據(jù)庫。這樣的方式與SPICE仿真或者內(nèi)差法相比，可以說是跨代競(jìng)爭(zhēng)，無論是速度還是精度，都有巨大的優(yōu)勢(shì)。西門子EDA推出的Solido機(jī)器學(xué)習(xí)技術(shù)，能夠?qū)我粫r(shí)序庫文件的提取加速近百倍（相較傳統(tǒng)SPICE方式），對(duì)整體時(shí)序庫提取速度提升2到3倍，同時(shí)還可以把精度控制在可接受的范圍之內(nèi)。 驗(yàn)證也在伴隨著SoC的復(fù)雜而日益復(fù)雜和困難的一項(xiàng)工作，驗(yàn)證工作在芯片研發(fā)中所占的比重也越來越大，因?yàn)槿绱朔敝氐尿?yàn)證工作必須保證百分之百正確才能確保流片的成功。關(guān)于這個(gè)挑戰(zhàn)，也可以交給AI，機(jī)器學(xué)習(xí)被用來自動(dòng)選擇解析器策略，以執(zhí)行西門子EDA OneSpin中與形式驗(yàn)證有關(guān)的斷言證明。 隨著工藝和設(shè)計(jì)向前推進(jìn)，良率丟失的根因變得越來越復(fù)雜，故障隔離技術(shù)面臨挑戰(zhàn)，提高診斷分辨率成為減少良率爬坡時(shí)間的首要任務(wù)。在這方面，西門子EDA 的Tessent Diagnosis的版圖感知和單元感知技術(shù)，結(jié)合Tessent YieldInsight的無監(jiān)督機(jī)器學(xué)習(xí)技術(shù)，即Root Cause Deconvolution（簡(jiǎn)稱為RCD），可以找到最可能的缺陷分布并移除低概率懷疑點(diǎn)，從而提高分辨率和準(zhǔn)確性。目前格芯、UMC和中芯國際等都在使用該技術(shù)來快速的定位到影響良率的準(zhǔn)確根因并快速實(shí)現(xiàn)良率提升。 可以看出，借助AI/ML技術(shù)，EDA工具越來越成為解決良率爬升的利器。人工智能/機(jī)器學(xué)習(xí)已經(jīng)可以在先進(jìn)工藝節(jié)點(diǎn)良率爬升、機(jī)器學(xué)習(xí)技術(shù)在標(biāo)準(zhǔn)單元變量感知型時(shí)序庫特征提取、在量產(chǎn)化診斷驅(qū)動(dòng)良率分析中的應(yīng)用、顯著縮短 ASIC/FPGA 驗(yàn)證周期等自動(dòng)化IC設(shè)計(jì)新領(lǐng)域，都能發(fā)揮強(qiáng)大的作用。 結(jié)語 通過各個(gè)領(lǐng)域的芯片廠商的創(chuàng)新，人工智能技術(shù)已經(jīng)在很多領(lǐng)域顯示出其優(yōu)勢(shì)，應(yīng)用AI不僅可以大幅縮短芯片設(shè)計(jì)所需時(shí)間，芯片缺陷檢測(cè)的時(shí)間，降低芯片設(shè)計(jì)公司的人工成本等，還能有效滿足市場(chǎng)對(duì)集成電路復(fù)雜程度的需求。利用人工智能技術(shù)來幫助設(shè)計(jì)和制造芯片已經(jīng)成為大勢(shì)所趨。相信在不久的未來，會(huì)有更多在芯片生產(chǎn)領(lǐng)域?qū)θ斯ぶ悄芗夹g(shù)的探索和應(yīng)用。 |
