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簡介 Verilog-2001具有靜態和自動的任務和函數。在一個模塊實例中，會為一個任務或函數的所有調用分配相同的存儲空間。自動的任務和函數則為每一個實例分配唯一的、棧式存儲空間。 SystemVerilog加入了在靜態任務和函數中聲明自動變量以及在自動任務和函數中聲明靜態變量的能力。 SystemVerilog還加入了： 為聲明任務和函數端口提供了更多的能力函數和輸出和雙向端口void函數無需一個begin...end塊或fork...jion塊就可以在一個任務或函數中使用多條語句的能力在到達任務或函數的結尾之前從任務或函數返回的能力通過引用而不是值來傳遞參數的能力根據名字而不是位置來傳遞參數值得能力缺省的參數值通過直接編程接口（DPI）導入和導出函數的能力 下載： 
system verilog 中文.rar
(2.16 MB)
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