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系統(tǒng) IP 提供商 Arteris 公司（納斯達克股票代碼：AIP）今天宣布，正式推出用于SoC集成自動化的最新一代Magillem Registers技術。該產(chǎn)品使設計團隊能夠實現(xiàn)軟硬件集成流程的自動化，與公司自主研發(fā)的解決方案相比，可將開發(fā)時間縮短 35%，并能幫助設計團隊應對設計復雜性的挑戰(zhàn)，釋放資源以推動新的創(chuàng)新。 Magillem Registers 是一款全面的寄存器設計和管理產(chǎn)品，能夠精確地自動化軟硬件接口（HSI），從而快速開發(fā)從IoT設備到復雜的AI數(shù)據(jù)中心的多芯片系統(tǒng)級芯片（multi-die SoC）的芯片和芯粒。該產(chǎn)品可幫助芯片架構師、硬件設計師、固件工程師、驗證團隊和文檔團隊克服復雜性，滿足實時、高效的跨職能團隊溝通需求。它通過統(tǒng)一的規(guī)范和編譯流程降低了標準過時的風險，從而生成精確的設計。 最新版的 Magillem Registers 以經(jīng)過硅驗證的 Magillem 5 和 CSRCompiler 技術為基礎，旨在通過提供集成的單一數(shù)據(jù)源基礎架構來規(guī)范、記錄、實現(xiàn)和驗證 SoC 地址映射，從而簡化和優(yōu)化工作流程。這種方法通過促進高效 IP 重用和確保相關設計團隊的一致性來提高生產(chǎn)率。憑借超過1,000 項語義和語法檢查，Magillem Registers可確保高質(zhì)量輸出，驗證第三方 IP、內(nèi)部 IP 和整體系統(tǒng)集成，從而顯著降低芯片流片失敗的風險。此外，與手動解決方案相比，智能自動化功能可將 HSI 開發(fā)時間減少 35%，使開發(fā)團隊能夠自信地應對緊迫的項目期限。 最新版的本 Magillem Registers 在性能、容量、標準支持和易用性方面帶來了顯著提升。與 Magillem 5 相比，它的性能提升高達 3 倍，可在幾分鐘內(nèi)編譯數(shù)百萬個寄存器，同時自動生成可綜合的寄存器RTL 。它支持的設計規(guī)模增加了 5 倍，可以從小型設計無縫擴展到包含數(shù)百萬個控制寄存器的超大型多芯片設計。 Magillem Registers廣泛支持行業(yè)標準，包括新增對 IEEE 1685-2022 (IP-XACT) 和 SystemRDL 2.0 的支持，同時兼容之前的版本。這增強了IP的重用性，擴大了與第三方 IP 供應商的兼容性，優(yōu)化了 SoC 集成。易用性的增強進一步提高了團隊的工作效率，提供了一個快速、高度迭代的設計環(huán)境，包括簡化輸入、直觀的文檔導航、可定制的工作流程等功能，并通過先進的自動化消除了重復性的耗時且易出錯的手動任務。Magillem Registers 以卓越的效率和可擴展性滿足了現(xiàn)代設計環(huán)境日益增長的需求。 “由于70%以上的芯片需要版本迭代，對SoC團隊來說，有效解決軟硬件集成問題已經(jīng)是一個相當大的挑戰(zhàn)，特別是隨著AI邏輯注入所帶來的復雜性和芯片規(guī)模的增長。”Arteris總裁兼首席執(zhí)行官K. Charles Janac表示，“開發(fā)AI SoC 和 FPGA 成本高昂又耗時，因此自動化效率對成本控制至關重要，我們最新發(fā)布的 Magillem Registers 可確保 SoC 工程生產(chǎn)率最大化，并顯著降低項目風險。” Arteris的SoC集成自動化產(chǎn)品，包括Magillem Registers，旨在通過自動化應對復雜性，釋放團隊生產(chǎn)力，加快高質(zhì)量芯粒和SoC設計流程。欲了解更多信息，請訪問 arteris.com/magillem-registers。 |
