|
作者：Synopsys公司市場營銷經(jīng)理Chris Allsup 封裝技術(shù)的進(jìn)步推動(dòng)了三維(3D)集成系統(tǒng)的發(fā)展。3D集成系統(tǒng)可能對基于標(biāo)準(zhǔn)封裝集成技術(shù)系統(tǒng)的性能、電源、功能密度和外形尺寸帶來顯著改善。雖然這些高度集成系統(tǒng)的設(shè)計(jì)和測試要求仍在不斷變化，但很顯然先進(jìn)的測試自動(dòng)化將對推動(dòng)3D集成系統(tǒng)的量產(chǎn)產(chǎn)生重要影響。本文將討論3D集成系統(tǒng)相關(guān)的一些主要測試挑戰(zhàn)，以及如何通過Synopsys的合成測試解決方案迅速應(yīng)對這些挑戰(zhàn)。 2.5D集成和3D集成 目前有兩種基本的3D封裝配置。2.5D集成系統(tǒng)在一個(gè)普通電氣接口(稱為硅基板)上掛接多塊二維(2D)裸片，并通過穿過基板的導(dǎo)線把這些裸片連接在一起(如圖1所示)。系統(tǒng)I/O通過中途延伸穿過基板的垂直硅穿孔(TSV)連接到底層封裝基板。由三維堆疊IC(3D-SIC)組成的系統(tǒng)(如圖2所示)的外形尺寸比2.5D集成系統(tǒng)更緊湊。在這種配置中，TSV蝕刻在基板中，由2D IC組成的晶片最小厚度不到50微米。多塊裸片垂直堆疊并通過TSV進(jìn)行互連。 
圖1：2.5D集成(兩塊裸片通過穿過硅基板的導(dǎo)線進(jìn)行互連)。
圖2：3D-SIC(兩塊堆疊裸片通過TSV進(jìn)行互連)。 對堆疊配置進(jìn)行測試需要2.5D封裝測試所需的自動(dòng)化的超集，因此在以下章節(jié)中我們將重點(diǎn)討論這一話題。 對3D堆疊IC進(jìn)行測試 圖3顯示了由三片裸片堆疊的3D-SIC眾多可能測試方法中兩種方法的測試場景。一種方法是在所有裸片粘接在一起之后進(jìn)行堆疊測試，如場景1所示。堆疊測試從底部(第一塊)裸片與第二塊裸片之間，以及第二塊裸片與第三塊裸片之間的TSV互連測試開始，然后從底部裸片開始按順序?qū)γ繅K裸片進(jìn)行測試。此外，堆疊測試同時(shí)還可包括把整個(gè)堆疊作為一個(gè)集成系統(tǒng)進(jìn)行測試。
圖3：對某個(gè)三裸片堆疊進(jìn)行3D-SIC測試場景舉例。在場景1中，只有在所有三塊裸片粘接完成之后才進(jìn)行堆疊測試。在場景2中，每當(dāng)有一塊已知合格裸片粘接到堆疊頂部時(shí)都要進(jìn)行一次堆疊測試。 由于對后續(xù)發(fā)現(xiàn)存在缺陷的裸片進(jìn)行“拆除(un-bond)”不太可行，因此在粘接之前對單個(gè)IC在粘接過程中的互聯(lián)可能造成的損失測試可能比僅依賴堆疊測試來識別已造成整個(gè)系統(tǒng)缺陷的缺陷裸片更加具有成本效益。在圖3的場景2中，每當(dāng)有一塊KGD粘接到IC堆疊頂部時(shí)都要進(jìn)行一次堆疊測試，以便排查對頂部兩塊裸片以及在粘接過程中的互聯(lián)可能造成的損失。 分辨合格裸片測試 盡管把KGD測試納入3D-SIC測試流程有可能降低總的制造和測試成本，但會帶來新的挑戰(zhàn)。除底部裸片以外，沒有可用于KGD測試的任何探針壓焊點(diǎn)，因?yàn)樗械腎/O都只可通過TSV(頂部有細(xì)間距的微凸塊，排列在裸片的兩側(cè))接入。業(yè)界正在努力建設(shè)擺脫這些約束的探針系統(tǒng)，但在新系統(tǒng)可投入生產(chǎn)之前，設(shè)計(jì)者必須考慮能夠利用其現(xiàn)有自動(dòng)化測試設(shè)備(ATE)基礎(chǔ)設(shè)施的其它方法。一種可行的方法是插入KGD測試專用的“犧牲的(sacrificial)”探針壓焊點(diǎn)。雖然存在由于專用探針壓焊點(diǎn)而引起的面積損失，但還是可以通過使用DFTMAX壓縮中的有限引腳測試功能盡量減少壓焊點(diǎn)的數(shù)量。有限引腳測試最多可縮短測試應(yīng)用時(shí)間和測試數(shù)據(jù)量170X，只需要使用一對測試數(shù)據(jù)引腳。 此外，由于3D-SIC中的故障影響與2D設(shè)計(jì)中的故障影響完全相同，所以在建立KGD測試模型時(shí)仍然可以使用傳統(tǒng)的故障模型。但是，由于3D集成系統(tǒng)的外形尺寸比傳統(tǒng)設(shè)計(jì)更小，性能更高，所以高質(zhì)量的KGD測試可能需要使用TetraMAX ATPG中提供的更高級的測試——比如，針對微小時(shí)延缺陷的信號跳變延遲測試和針對橋接故障的橋接測試。 盡管如此，單靠掃描測試并不夠。用于連接相鄰裸片的TSV數(shù)量有數(shù)千個(gè)，如果沒有能夠滿足3D-SIC細(xì)間距要求的探針技術(shù)，那么在KGD測試過程中這些TSV的故障是無法觀測的。設(shè)計(jì)者可通過為所有的TSV I/O使用雙向I/O包裝器單元(wrapper cell)來克服該障礙。TetraMAX可按照雙向引腳形式為I/O建立模型，然后生成允許在TSV I/O中應(yīng)用和捕獲數(shù)據(jù)的TSV“回路”測試，驗(yàn)證其功能。 缺陷驅(qū)動(dòng)型嵌入式存儲器自測試是KGD測試的另一個(gè)重要組成部分。3D集成系統(tǒng)的設(shè)計(jì)者可通過Synopsys的DesignWare自測試和修復(fù)(STAR)存儲器系統(tǒng)為Synopsys和第三方存儲器實(shí)現(xiàn)最高的缺陷覆蓋率。 電源測試注意事項(xiàng) 3D-SIC系統(tǒng)復(fù)雜度越高，對動(dòng)態(tài)功耗的控制要求就越高。功耗在裸片粘接到堆疊前后是不同的(因?yàn)槁闫辰雍骉SV為堆疊分配電源)。需要使用功率感知(power-aware)ATPG和基于電源域測試等先進(jìn)的電源管理技術(shù)來限制功耗，從而最大程度地減少3D-SIC測試過程中的誤報(bào)故障。功率感知ATPG、DFTMAX和TetraMAX協(xié)同工作可生成能夠把Shift模式和capture模式功耗限制在功能水平(基于設(shè)計(jì)者指定的開關(guān)轉(zhuǎn)換預(yù)算)范圍以內(nèi)的模型。 通過基于電源域測試，TetraMAX能夠生成符合設(shè)計(jì)功能電源狀態(tài)要求的模型，降低動(dòng)態(tài)功率和泄露功率，并盡量減少IR壓降問題的發(fā)生。此外，它還可通過生成用于測試電源管理電路的模型序列進(jìn)一步提高缺陷覆蓋率。Synopsys的高級電源管理功能已成功部署到2D設(shè)計(jì)中，以提高缺陷覆蓋率和限制ATE上的誤報(bào)故障。這些高級電源管理功能將在3D-SIC測試中發(fā)揮重要作用。 堆疊測試 TetraMAX生成KGD模型后，把KGD模型映射到堆疊級端口是一個(gè)簡單的過程。對于TSV互連測試，TetraMAX使用動(dòng)態(tài)橋接故障模型生成針對TSV I/O之間時(shí)序的全速測試模型。但堆疊測試的主要挑戰(zhàn)是設(shè)計(jì)和實(shí)現(xiàn)能夠向非底部裸片提供足夠測試接口的3D DFT架構(gòu)，以便進(jìn)行單獨(dú)裸片測試，裸片間測試(即TSV互連測試)和可能的多裸片同時(shí)測試。Synopsys正積極參與IEEE P1838等新興3D測試標(biāo)準(zhǔn)的開發(fā)。雖然這些標(biāo)準(zhǔn)尚未整合使用，但早期采用者可使用Synopsys的合成測試解決方案來高效地實(shí)現(xiàn)基于已確立標(biāo)準(zhǔn)的3D DFT架構(gòu)。 例如，DFTMAX可為使用IEEE Std 1149.1作為測試接入機(jī)制的3D-SIC系統(tǒng)合成、連接和驗(yàn)證JTAG測試接入端口(TAP)和邊界掃描寄存器(BSR)邏輯，以便進(jìn)行KGD或堆疊測試。 此外，DFTMAX還使用IEEE Std 1500標(biāo)準(zhǔn)進(jìn)行芯核包裝和“裸片包裝”——當(dāng)非底部裸片的測試控制接口使用基于IEEE Std 1500標(biāo)準(zhǔn)的包裝器時(shí)。同樣，位于底部裸片并通過JTAG TAP接收指令的DesignWare STAR存儲器系統(tǒng)可使用IEEE Std 1500接口為堆疊中所有其它裸片的嵌入式存儲器提供必要的測試接入和隔離。 在每塊裸片上實(shí)現(xiàn)測試接口后，測試接口采用菊花鏈方式在堆疊內(nèi)上下互連，實(shí)現(xiàn)對邏輯搭載邏輯(logic-on-logic)和邏輯搭載存儲器(memory-on-logic)配置的堆疊測試，如圖4所示。
圖4：Synopsys支持對基于已確立測試接入標(biāo)準(zhǔn)的邏輯搭載邏輯(LoL)和邏輯搭載存儲器(MoL)系統(tǒng)進(jìn)行3D-SIC測試。 能夠通過JTAG TAP訪問3D-SIC中的嵌入式測試和調(diào)試資源的另一個(gè)功能是DesignWare SERDES IP(UPx)。Synopsys的高速接口自測試似乎兼容新興的IEEE Std P1687標(biāo)準(zhǔn)(推薦的儀器使用標(biāo)準(zhǔn))，并且是對3D-SIC產(chǎn)品成功認(rèn)證和部署起到關(guān)鍵作用的器件接入機(jī)制的一個(gè)典型類型。除了上述標(biāo)準(zhǔn)以外，Synopsys的測試解決方案使用STIL(IEEE Std 1450.x)和CTL(IEEE Std 1450.6)作為主流接口連接到電子設(shè)計(jì)和制造行業(yè)中的其它系統(tǒng)，并且作為對2.5D和3D封裝配置同時(shí)進(jìn)行測試的手段。 |
