|
全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司日前宣布其與TSMC在3D IC設(shè)計(jì)基礎(chǔ)架構(gòu)開發(fā)方面的合作。 3D IC需要不同芯片與硅載體的協(xié)同設(shè)計(jì)、分析與驗(yàn)證。TSMC和Cadence的團(tuán)隊(duì)來自不同的產(chǎn)品領(lǐng)域，共同合作設(shè)計(jì)并集成必要的功能支持這款新型設(shè)計(jì)，實(shí)現(xiàn)TSMC首個(gè)異質(zhì)CoWoS(Chip-on-Wafer-on-Substrate)媒介的測(cè)試芯片的流片。 Cadence 3D IC技術(shù)可用于數(shù)字、定制設(shè)計(jì)與封裝環(huán)境之間的多芯片協(xié)同設(shè)計(jì)，在芯片和硅載體上采用硅通孔技術(shù)(TSV)，并支持微凸塊排列、布置、布線與可測(cè)性設(shè)計(jì)。它包含關(guān)鍵的3D IC設(shè)計(jì)IP，比如Wide IO控制器與PHY以支持Wide IO存儲(chǔ)器。測(cè)試模塊是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模擬流程以及Allegro系統(tǒng)級(jí)封裝解決方案生成。 “在2012年3D IC正成為實(shí)用芯片設(shè)計(jì)的一種可靠選項(xiàng)，”Cadence戰(zhàn)略聯(lián)盟主管John Murphy說，“10年來，Cadence一直在投資于SiP(系統(tǒng)級(jí)封裝)和3D IC設(shè)計(jì)功能。如今我們終于可以與設(shè)計(jì)師們分享這些技術(shù)，將這種用途廣泛的技術(shù)投入市場(chǎng)。” Cadence 3D IC技術(shù)可幫助設(shè)計(jì)應(yīng)用于TSMC最近剛推出的CoWoS工藝上的器件。CoWoS是一種綜合的工藝技術(shù)，將多個(gè)芯片綁定于單個(gè)設(shè)備中以降低功耗，提高系統(tǒng)性能并減小尺寸。 “電子設(shè)計(jì)的大進(jìn)化需要通過強(qiáng)力的合作才有可能實(shí)現(xiàn)，我們與Cadence在CoWoS設(shè)計(jì)方面的合作就是一個(gè)很好的例子，”TSMC設(shè)計(jì)基礎(chǔ)架構(gòu)營銷部高級(jí)主管Suk Lee說，“對(duì)于3D IC設(shè)計(jì)體系的完善，Cadence在設(shè)計(jì)技術(shù)及必要IP的開發(fā)方面扮演著重要的角色。” |
