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基于Verilog_HDL的全功能UART_IP核的設(shè)計(jì)與實(shí)現(xiàn)

發(fā)布時(shí)間：2012-10-8 16:20    發(fā)布者：newlife
關(guān)鍵詞： Verilog , HDL
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rinllow6 發(fā)表于 2012-10-9 23:40:30
謝謝!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
culcrum 發(fā)表于 2012-10-18 00:21:21
正在學(xué)習(xí)這個(gè)，感謝！
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