新手問個(gè)問題：
偶現(xiàn)在是學(xué)生，感覺直接用VHDL和Veriog寫代碼好麻煩，如果要實(shí)現(xiàn)一些功能復(fù)雜的項(xiàng)目，感覺要費(fèi)很大時(shí)間。剛看了System Generator，可以直接搭模塊然后轉(zhuǎn)換硬件語(yǔ)言，貌似 ...
module traffic(clk,led);
input clk;
output led;
reg [31:0]cnt;
reg clock;
reg [2:0]led=3'b000;
reg flag=0;
reg dengf=0;
reg count;
//////////////分頻至1HZ///////////// ...
2011年11月05日 19:30
哪里有好的有關(guān)VHDL語(yǔ)言編程的視頻教程
2011年10月31日 17:17
請(qǐng)教給位大蝦，usb下載固件出現(xiàn)這種情況是怎么回事？
我用的是cy7C68013a芯片，usb2.0
GetStringDescripter：Index=1
Get String Descriptor Failed
GetStringDescripter：Index=2
Get St ...
2011年10月18日 10:00
在Quartus II中編寫的程序代碼為什么在modelsim中不能正常仿真出波形？
如何簡(jiǎn)潔的進(jìn)行VHDL測(cè)試代碼的編寫？
六十進(jìn)制計(jì)數(shù)器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counter_60 is
port(clk,bcd1wr,bcd10wr,cin:in std_logic;
...
2011年10月12日 15:52
各位大俠好，我用一款比較老的CPLD（lattice isp1032）做一組時(shí)序邏輯，在功能仿真時(shí)都通過了一點(diǎn)問題沒有，但是在加了管腳約束進(jìn)行時(shí)序仿真時(shí)發(fā)現(xiàn)時(shí)序根本不對(duì)，請(qǐng)問從哪里入手查找問題原因呢 ...
學(xué)了幾天的verilog語(yǔ)言，語(yǔ)法倒是好像懂了，就是不知道這個(gè)到底能夠干什么？希望有經(jīng)驗(yàn)的高手給我一下指導(dǎo)，迷茫中……
怎么樣才算掌握了fpga? 如何才能學(xué)得更好？
請(qǐng)教各位如何快速學(xué)會(huì)FPGA？
