FPGA/CPLD問(wèn)答列表

dsp數(shù)據(jù)總線與CPLD連接問(wèn)題

dsp數(shù)據(jù)總線與CPLD連接后,數(shù)據(jù)總線引腳設(shè)為雙向引腳,結(jié)果造成DSP仿真時(shí)程序下載不到DSP,數(shù)據(jù)總線加上拉電阻后,用片內(nèi)程序工作,CPLD輸出正確,但上拉后,數(shù)據(jù)總線波形仍不夠陡,怎么解決?請(qǐng)高手指點(diǎn) ...

2012年01月03日 09:31 |

CPLD dsp 數(shù)據(jù)總線

Modelsim 和Debussy 那個(gè)好用啊？

Modelsim 編輯 verilog 用不慣，UE還不錯(cuò)，就是不能編譯，聽(tīng)說(shuō)Debussy不錯(cuò)，各位覺(jué)得怎么樣？

2011年12月24日 20:17 |

Debussy modelsim

Altera 的DDS IP核

在什么地方可以找到 altera 中的dds ip核，給出詳細(xì)的網(wǎng)站地址.

2011年12月20日 21:08

請(qǐng)問(wèn)FPGA方面好一點(diǎn)的書(shū)有哪些？

2011年12月15日 13:19 |

FPGA

求教cpld應(yīng)用問(wèn)題

我用cy7c68013a-128，和EPM7128STI100-10做了一個(gè)采集電路，在pcb板上單焊接上cy7c68013a-128時(shí)，計(jì)算機(jī)可以正常識(shí)別它，可是焊接上EPM7128STI100-10后，就成了無(wú)法識(shí)別的設(shè)備了，EPM7128STI100 ...

2011年12月15日 08:19

各位FPGA高手，我有項(xiàng)目開(kāi)發(fā)。誠(chéng)尋長(zhǎng)期合作伙伴。qq：158090242非誠(chéng)勿擾！

2011年12月10日 21:35 |

FPGA 非誠(chéng)勿擾合作開(kāi)發(fā) 項(xiàng)目開(kāi)發(fā)

CPLD程序燒寫問(wèn)題

請(qǐng)問(wèn)各位高手，我燒寫完CPLD程序后，電路突然變大，成了100多mA，但顯示程序燒寫成功，連上電路后，工作電流也高于正常值20多mA，想知道是CPLD被燒壞了么，可是電路工作正常，除了電流有些大以 ...

2011年12月08日 21:43

關(guān)于quartus ii使用的小問(wèn)題

本人剛剛接觸quartus ii，很多問(wèn)題還沒(méi)有搞清楚，現(xiàn)有如下問(wèn)題，想向各位高手請(qǐng)教！我在一個(gè)工程里面編寫了一個(gè)verilog程序，并且生成了對(duì)應(yīng)的圖形文件，在原理圖編輯環(huán)境中使用。但是我想 ...

2011年12月08日 18:36

有沒(méi)有基于FPGA的rtl8201cp的代碼？

2011年12月08日 16:03 |

FPGA rtl8201cp

ise12.4與modelsim怎么關(guān)聯(lián)

ise12.4與modelsim怎么關(guān)聯(lián)？

2011年11月24日 18:12 |

modelsim

新手求助 T T

小弟剛開(kāi)始學(xué)習(xí)CPLD,編寫程序時(shí)候遇到個(gè)問(wèn)題沒(méi)辦法解決跪求高手助我！！！要求的功能是這樣的，（8位）并形信號(hào)轉(zhuǎn)換為串形信號(hào)。并形信號(hào)在CS拉低時(shí)鎖存，CS拉低之后的CLK觸發(fā)將鎖存的 ...

2011年11月18日 11:14 |

并轉(zhuǎn)串