|
隨著微電子設計技術與工藝的發展，數字集成電路由最初的電子管、晶體管逐步發展成專用集成電路(ASIC，Application Specific IntegratedCircuit)，同時可編程邏輯器件也取得了長足進步。 如今，可完成超大規模的復雜組合邏輯與時序邏輯的FPGA器件不斷推陳出新，從而為實現片上可編程系統(SOPC)提供了強大的硬件支持。SOPC是Ahera公司提出的一種靈活、高效的片上系統(SOC)解決方案，它將處理器、存儲器、I／O口等系統設計所需要的功能模塊集成到一個可編程器件上，從而構成一個可編程的片上系統。 同時，Altera公司也提供了完整的開發套件(QuaItus II、SOPC Builder、Nios II IDE)和仿真工具等軟件，并將其無縫地集成在一起。 利用Quartus II的SOPC Builder能夠方便的構建一個基于FPGA的SOPC系統，SOPC Builder的系統庫中包含了一些常用的Nios II外圍設備，可以自動生成Avalon總線，以用于連接各個模塊，從而形成SOPC系統。但系統庫中沒有提供的器件，而需要用戶根據器件的具體情況設計Avalon接口。另外，對于一些沒有邏輯功能的接口可以直接與總線相連，但需要根據Avalon總線規范和外設的控制時序來定制接口。 在實際工程中，通常可以使用的存儲器有片上存儲器和片外存儲器，其中前者指的是FPGA內嵌的存儲器，如片上RAM、FIFO、緊耦合存儲器等；后者為FPGA片外存儲器，如SRAM、SDRAM等。本文介紹了將片內存儲器FIFO、緊耦合存儲器及16位的SRAM集成在SOPC系統中，并在FPGA開發板上實現的方法，其內容包括外設的接入方法，以及緊耦合存儲器如何通過緊耦合從端口直接與處理器的緊耦合數據／指令主端口相連等。 1 SOPC中的Avalon總線 Avalon交換式總線是由altera公司開發的一種專用的內部連線技術。Avalon交換式總線由SOPCBuilder自動生成，是一種理想的、用于系統處理器和外設之間的內部連線。SOPC Builder可利用最少的FPGA資源，產生最佳的Avalon交換結構。在SOPC Builder中，每當一個新的組件被添加到系統中或是某個外設接人優先權被改變時，就會有一個新的、最佳的Avalon交換式總線被生成。Avalon交換式總線的整個生成過程都由SOPCBuilder自動完成。SOPC Builder自動生成的Avalon交換式總線可使用最少的邏輯資源來支持數據總線的服用、地址譯碼、等待周期的產生、外設的地址對齊(包括支持靜態和動態地址對齊)、中斷優先級的指定以及高級的交換式總線傳輸。Avalon交換式總線所定義的內聯線策略使得任何一個Avalon總線上的主外設都可以與任何一個從外設進行通信。 Avalon總線結構構成的基本原則是：所有外設的接口與Avalon總線的時鐘同步，并與Avalon總線的握手／應答信號一致；同時所有信號均為高電平或低電平，并由多路選擇器完成選擇功能，它沒有三態信號，地址、數據和控制信號使用分離的專用端口，外設無需識別總線地址周期和數據總線周期。 1.1 Avalon從端口 Avalon接口定義了一組信號類型(如片選、讀使能、寫使能、地址、數據等)，可用于描述主／從外設上基于地址的讀／寫接口。Avalon端口就是一組Avalon信號，這些信號用作一個單一的接口。Avalon端口分為主端口和從端口。主端口為發起傳輸的Avalon信號類型的集合。從端口為響應傳輸請求的Avalon信號類型的集合。從端口的基本信號有address、readdata、writedata、read、write、chipselect等。從端口的讀傳輸可使用等待周期、建立時間等傳輸屬性，但Avalon從端口讀傳輸不使用保持時間屬性。對于有些外設，在read信號有效之前，其address和chipselect信號需要一定周期才能達到穩定，因此具有建立時間的Avalon傳輸應滿足上述建立時間要求。具有建立時間的讀傳輸使用的信號與基本讀傳輸的信號相同，不同之處只在于信號的時序。從端口的寫傳輸除了具有與讀傳輸同樣的傳輸屬性外，還具有保持時間，其建立保持時間通常用于需要addtess、byteenable、writedata和chipselect信號在write脈沖之前和／或之后的幾個周期內保持穩定的片外外設。 1.2 地址對齊方式 當系統中存在數據寬度不匹配的主-從端口對時，需要考慮地址對齊問題。若系統中所有主端口和從端口都具有同樣的數據寬度，則從端口數據的所有單元與主端口地址空間的靜態地址邊界對齊。對于存儲器外設，一般應使用動態地址對齊。若Avalon從端口是一個對寄存器文件的接口，則應使用靜態地址對齊。寄存器文件提供有對內部外設邏輯的訪問功能。 一般情況下，動態地址對齊方式可以自動適應和Avalon master端口寬度不同的器件，而同時保持地址增長的方式是以字節為單位增長的方式。匹配不同端口寬度的mater和slave時，可使用動態地址對齊方式來得到一個連續的存儲器空間。而采用動態地址對齊方式需要連接字節使能信號。 靜態地址對齊的地址增長單位是Avalon master的端口寬度，每次讀寫都只對應一次操作，但在匹配不同端口寬度的mater和slave時，地址不能自動調整。某些地址可能沒有相應的物理實體和它對應。 2 Nios II系統中的緊耦合存儲器 Nios II系統中的緊耦合存儲器是旁路緩存的片上存儲器，該存儲器具有最好的存儲器訪問性能，能采用與其它存儲器一樣的方法為之分配代碼和數據。圖1是包括緊耦合存儲器和其他外設的Nios II系統圖。 SOPC Builder中的片上存儲器是唯一能夠與Nios II內核上的緊耦合主端口相連接的存儲器，而且，該片上存儲器必須配置為RAM，同時處理器上的緊耦合主端口也必須只與一個片上存儲器從端口相連接。每個緊耦合主端口都可以通過緊耦合接口與緊耦合從端口進行連接，因此，需要雙端口存儲器與緊耦合指令主端口進行連接。由于緊耦合指令主端口只能訪問可執行代碼，因此，雙端口存儲器的第二個存儲器端口應當與處理器的數據端口相連，這樣便于對數據的讀／寫操作。 在構建SOPC系統時，Nios II處理器需要選中Include tightly coupled instruction master pods以及Include tightly coupled data master pods，這樣就可以添加處理器的緊耦合指令／數據主端口。片上存儲器可選擇SOPC Builder提供的onchip_memory，并在緊耦合指令存儲器中設置其為雙端口。當系統中的元件添加完成后，SOPC Builder會自動連接緊耦合指令／數據存儲器的從端口和其他主端口，但是，這時候需要手動修改連接關系。tightly_coupled_instruction_memory的s1端口僅與處理器的緊耦合指令主端口相連接，而s2端口則可以作為一個Avalon從端口僅與處理器的Avalon數據主端口相連接，而tightly_coupled_data_memory的sl端口僅連接到處理器的緊耦合數據主端口。Nios II處理器中緊耦合存儲器的配置如圖2所示。 緊耦合數據存儲器中的數據可以通過設定數據單元大小后在.hex文件中進行初始化。SOPCBuilder編譯成功后，可在Nios II IDE下編寫測試代碼，以便將初始化文件中的數據通過指向地址的指針讀出。以下是部分測試代碼： 3 FIFO接口的設計 Altera公司已將FIFO內嵌到FPGA中，用戶可以根據不同的設計需求來使用。FIFO的基本單元是寄存器，作為存儲器件，它的存儲能力可由內部定義的存儲寄存器的數量決定，一般以數據量的深度X為寬度形式來說明所采用的基本結構，它通常是雙端口的存儲器，其中一個端口用于寫入數據，另一個端口用于讀出數據。使用時可以同時對存儲器的存儲單元進行寫入和讀出操作，而且FIFO型的存儲器不需要由地址來存取數據。它通常需要由另外的信號線(或標志)來標明存儲器的狀態。 SOPC Builder中沒有相應的FIFO接口控制器，因此需要自己定義FIFO接口。可首先在Quartus II的界面中新建一個.bdf文件，在下拉菜單中選擇MegaWizard Plug-InManager，在打開的選項中從altera提供的庫中找到FIFO，并根據需要選擇FIFO的深度及寬度，設定好參數后再添加在.bdf中。然后在Ouartus II工程中打開SOPC Builder，并在Create New Comlaonet打開創建元件向導，同時在Signals選項卡中添加端口信號。由于需要將緊耦合存儲器中的數據寫到FIFO中，因此，FIFO的接口信號有寫使能addr和32位寫數據接口writedata等，且時鐘和處理器的時鐘信號相同。FIFO作為外設存儲器設備，其地址對齊方式一般選擇動態地址對齊。通過實驗驗證FIFO的時序符合要求后，即可將緊耦合數據存儲器中的數據寫到FIFO。圖3所示是將緊耦合數據存儲器中的數據寫人FIFO的時序驗證。 4 SRAM的接口設計 本設計中的SRAM采用的是ISSI公司的IS61LV25616AL-10TL型16位高速異步SRAM，它屬于存儲器型外設，因此，地址對齊方式選擇動態地址對齊。SRAM可通過Avalon三態從端口與Avalon交換架構相連接。圖4所示是SRAM在系統中的位置示意圖。 Avalon的三態特性允許基于Avalon的系統直接與片外設備相連接，例如存儲器芯片或一個外部處理器。Avalon三態從端口允許Avalon SwitchFabric與PCB板上共享的地址和數據總線的片外設備進行接口，可用于將Avalon Switch Fabric與同步和異步存儲器芯片的連接。三態從端口通常使用雙向信號data，而不是獨立的、單向信號readdata和writedata。Data信號是三態的，因而允許多個三態外設與數據總線相連而不引起信號沖突。Avalon三態從端口經常使用負邏輯信號，符合典型的存儲器芯片的約定。Avalon三態從端口信號需要注意的是地址信號。Avalon三態從端口地址信號一般代表一個字節地址，這與使用字地址的非三態從端口不同。Avalon三態從端口的地址信號可被多個片外設備共享，這些設備可能有不同的數據寬度。若Avalon三態從端口的數據寬度比一個字節大，則必須將地址信號從AvalonSwitch Fabric正確映射到從設備的地址線。 Avalon Switch Fabric信號直接與具有Avalon三態從端口的片外異步存儲器相連一般不需要時鐘信號，而在chipsclest、read或write信號上的脈沖則使用建立和保持時間與傳輸同步。 PCB板中有片選、讀寫使能、高低字節使能、數據線、地址線，因此，在SOPC Builder中的Create New Componet中設置SRAM的信號線包括數據線sram_data、地址線sram_addr、片選sram_ce、讀寫使能sram_oe、we以及字節使能信號sram_be。通過閱讀IS61LV25616AL-10TL型高速異步靜態RAM手冊可知，其建立時間、保持時間都為40ns，讀等待和寫等待為160ns，這使其既可符合Avalon總線時序的要求，又符合IS61LN25616AL-10TL型SRAM的時序要求。圖5所示為SRAM的三態從接口配置圖，圖6是將緊耦合數據存儲器的數據寫入SRAM的時序波形。 5 結束語 本文通過將片上和片外存儲器接入SOPC系統，介紹了存儲器型外設接口的定制方法。同時說明了將緊耦合存儲器添加至系統，以及將數據通過處理器由存儲器讀寫到存儲器的設計方法，并在cyclone EP1C120240C8的FPGA上進行了結果驗證，因此，用戶可根據實際需要采用此方法將外設接入Avalon總線，并構建SOPC系統。 |
