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1 前言 IBM在芯片設(shè)計(jì)方面有著獨(dú)特并且有效的方式，在其開(kāi)展的ASIC業(yè)務(wù)中，不僅提供客戶高可靠性的定制化設(shè)計(jì)方案，而且擁有科學(xué)的分析能力，即便現(xiàn)代的芯片開(kāi)發(fā)周期不斷縮減，我們還是保持著嚴(yán)謹(jǐn)?shù)淖黠L(fēng)，提供給每一個(gè)客戶高質(zhì)量的產(chǎn)品。 本文將側(cè)重于高速信號(hào)傳輸領(lǐng)域，介紹IBM對(duì)于PowerNoise分析的一些基本思路。眾所周知，目前的竄行通訊接口一般都工作在10GBps上下，對(duì)于發(fā)送/接受，時(shí)鐘頻率控制單元有著極其嚴(yán)苛的電氣要求,隨之而來(lái)的就是更近一步的對(duì)芯片資源規(guī)劃(FloorPlan)的要求。這些由電氣要求轉(zhuǎn)化而來(lái)的物理約束，因各種器件而不同，往往在空間資源比較緊張的項(xiàng)目中互相抵觸，令普通開(kāi)發(fā)者進(jìn)退兩難。對(duì)客戶不利的是，往往會(huì)有很多供應(yīng)商倉(cāng)促上陣，最終導(dǎo)致產(chǎn)品瑕疵，或者反復(fù)設(shè)計(jì)，驗(yàn)證，延誤了寶貴的上市時(shí)機(jī)。 IBM的確在這方面也遇到了同樣的問(wèn)題，一邊是緊迫的交期，一邊是如何做出準(zhǔn)確的Noise分析，特別是如何全面地進(jìn)行仿真。對(duì)于后者，基于IBM強(qiáng)大的計(jì)算機(jī)集群，我們很早就可以讓每個(gè)ASIC項(xiàng)目對(duì)所有Net的供電系統(tǒng)，進(jìn)行逐個(gè)驗(yàn)證，而不是抽樣分析。但合理的模型，合理的分析方法，的確是我們過(guò)去一段時(shí)間一直在研究的課題。以下的內(nèi)容就會(huì)對(duì)這一部分，進(jìn)行深入的探討。 2 電源網(wǎng)絡(luò)的模型及噪聲的基本概念 在ASIC的設(shè)計(jì)過(guò)程中，電源網(wǎng)絡(luò)的噪聲分析是其中非常重要的環(huán)節(jié)，本節(jié)將重點(diǎn)介紹電源網(wǎng)絡(luò)的模型及電源網(wǎng)絡(luò)噪聲的基本概念。 2.1 IBM芯片的電源網(wǎng)格 IBM的供電網(wǎng)格，如圖1,2所示，大致上均保持著正交的排列方式，對(duì)于大部分應(yīng)用模塊不需定制。我們可以按不同的芯片尺寸，比較方便的得到它的通用模型。 圖13D模型和powerbus格點(diǎn)模型 圖2設(shè)計(jì)圖 2.2 IBM芯片的封裝模型 封裝模型的主要特點(diǎn)集中在層疊結(jié)構(gòu)和Substrate設(shè)計(jì)上，如圖3，4。因?yàn)槲覀儗?duì)每種Substrate的設(shè)計(jì)做了嚴(yán)格的限定，如布線風(fēng)格，TraceWidth(W),CopperThickness(T),層間厚度（H），Power/Signal層別，所以無(wú)論芯片功能差異如何，我們都可以得到一個(gè)可靠的經(jīng)驗(yàn)值來(lái)反映封裝特性，比如阻抗的經(jīng)驗(yàn)值，我們?cè)O(shè)定為50歐姆。 圖3 圖4 2.3 電源網(wǎng)絡(luò)的總體模型 圖5是從板級(jí)電源一直到芯片級(jí)的完整的電源網(wǎng)絡(luò)示意圖。在這個(gè)電路模型中，板級(jí)的供電電源被看作是理想電壓源，板級(jí)走線，封裝及芯片上的電源網(wǎng)格均由電阻，電容，電感組成的電路來(lái)模擬，芯片上的IP及IO由電流源模擬。 其中板級(jí)部分產(chǎn)生低頻噪聲，封裝部分產(chǎn)生中頻噪聲，芯片級(jí)則產(chǎn)生高頻噪聲。 圖5電源網(wǎng)絡(luò)電路模型 2.4 電源網(wǎng)絡(luò)噪聲的概念 當(dāng)芯片上的信號(hào)開(kāi)始跳變時(shí)，如由0到1，電源網(wǎng)絡(luò)的階躍響應(yīng)會(huì)如圖6所示。最低電壓值由芯片上的靜態(tài)電容值與翻轉(zhuǎn)電容值的比例決定，跳變后的諧振則為典型的LC諧振，靜態(tài)電壓降則是平均功率的體現(xiàn)，由網(wǎng)絡(luò)中的寄生電阻導(dǎo)致。穩(wěn)態(tài)的交流響應(yīng)與工作頻率相關(guān)，其波動(dòng)的電壓值隨著工作頻率的增加而減小。 圖6電源網(wǎng)絡(luò)階躍響應(yīng) 3 IBM芯片的電源網(wǎng)絡(luò)噪聲分析 3.1 噪聲分析的流程 圖7為電源瞬態(tài)噪聲分析的基本流程，列述了各主要階段的工作重點(diǎn)。 圖7噪聲分析流程 對(duì)于ASIC,抑制噪聲有兩種主要的方法：合理布局，以及增加去耦電容。 1.對(duì)于合理布局，有很多需要遵守的規(guī)則，除了IBM應(yīng)用文檔中的基本方法，也要注意不同電路的噪聲要求。一般需要考慮到的因素有：噪聲源，受害源和翻轉(zhuǎn)率。如圖8，對(duì)于SRAM陣列，雖然供電網(wǎng)絡(luò)是相對(duì)均勻的結(jié)構(gòu)，但由于等效電阻,背景電容不同，同一個(gè)IP在整個(gè)芯片擺放的位置不同也會(huì)產(chǎn)生不同的噪聲。 2.對(duì)于增加去耦電容，工具可以自動(dòng)根據(jù)電路的種類，負(fù)載，工作頻率，確定的去耦電容數(shù)目以及擺放位置，也可以手動(dòng)，根據(jù)噪聲目標(biāo)，以一定算法用遞歸的方式確定去耦電容數(shù)量。以SRAM群為例，將會(huì)根據(jù)其工作頻率，翻轉(zhuǎn)率，以及端口所在的位置分配去耦電容。 這種方法的缺點(diǎn)是過(guò)多的去藕電容會(huì)導(dǎo)致芯片內(nèi)布線困難。 圖8布局示意圖 供電網(wǎng)路噪聲分析不僅包含工具分析的過(guò)程，也包含著前期的預(yù)防。在預(yù)防過(guò)程中，除了工程師自身的經(jīng)驗(yàn)，IBM也應(yīng)用了審查表格這一形式，集成了諸多經(jīng)驗(yàn)和注意事項(xiàng)，進(jìn)一步確保設(shè)計(jì)的順利進(jìn)行，如PINT和NTFR。 1.PINT會(huì)議：項(xiàng)目的早期，芯片的布局的過(guò)程中，會(huì)面臨噪聲抑制和性能折衷的問(wèn)題。PINT會(huì)議就以審查表格的形式，對(duì)基本的ASIC內(nèi)容，噪聲影響，應(yīng)用方式，布局進(jìn)行討論。審查過(guò)程中，將會(huì)強(qiáng)調(diào)某些可能會(huì)影響布局的特定的區(qū)域或者敏感IP，提供如何擺放去耦電容的建議，以及定位一些需要引起注意的噪聲受害者和攻擊者。這些具體設(shè)計(jì)前的評(píng)估，使得芯片設(shè)計(jì)工程師在早期布局的時(shí)候就能提高對(duì)噪聲問(wèn)題的關(guān)注，對(duì)于即將產(chǎn)生的設(shè)計(jì)風(fēng)險(xiǎn)提前采取措施。 2.NTFR會(huì)議：項(xiàng)目的中期，基本布局確定并進(jìn)行了初步噪聲分析后，NTFR會(huì)議將會(huì)關(guān)注更為細(xì)節(jié)的部分，特別對(duì)于高速接口電路的擺放位置，時(shí)序分析，噪聲分析，將會(huì)有更加嚴(yán)格的要求。 布局,擺放去耦電容,噪聲分析，再調(diào)整布局和去耦電容數(shù)是一個(gè)遞歸過(guò)程，需要根據(jù)噪聲分析的結(jié)果不斷調(diào)整。在IBM的各個(gè)設(shè)計(jì)階段，由于網(wǎng)表的完備性不同，也都會(huì)針對(duì)每次布局或者供電網(wǎng)絡(luò)的變化進(jìn)行噪聲分析。以下是我們的一些分析方法。 1.通用封裝模型（GPM/WBGPM）:局部的IO分析和模擬IP電路的variation確認(rèn)。能夠分析局部IO噪聲，進(jìn)行信號(hào)完整性以及時(shí)序分析，確認(rèn)模擬電路供電網(wǎng)絡(luò)噪聲是否達(dá)到要求。這個(gè)仿真比較靈活，可以在設(shè)計(jì)的各個(gè)階段進(jìn)行，比如，在布局初期，可以結(jié)合客戶板級(jí)要求，確定局部IO以及IO周圍的敏感電路的分布，在后期，與客戶的板級(jí)設(shè)計(jì)相連，完成全系統(tǒng)的驗(yàn)證。 2.Alsim_TA:是一個(gè)用于芯片的全局分析工具，引入了3維的概念，可以同時(shí)基于時(shí)間軸和空間進(jìn)行噪聲分析。通過(guò)它，我們可以觀測(cè)到芯片的整體噪聲分布，特別是可以準(zhǔn)確捕捉到一些強(qiáng)噪聲點(diǎn)，觀察電源的諧振,確保元器件和去耦電容的合理放置。 運(yùn)行Alsim_TA，取得準(zhǔn)確結(jié)果的前提是Floorplan和PowerRouting必須完成。 3.頻域分析(可選):作為IBMASIC噪聲分析的一種方法，有助于分析并消除來(lái)自于鄰近內(nèi)核的噪聲。 4.其它：除了上述3種方法之外，IBM還可以提供多種關(guān)于噪聲分析的其它方案。例如，生成針對(duì)于系統(tǒng)級(jí)仿真的芯片電源模型（見(jiàn)圖5），基于GPM的信號(hào)完整性分析，電源網(wǎng)絡(luò)諧振分析和高頻發(fā)射信號(hào)分析等。 3.2電源暫態(tài)噪聲分析的主要工具-Alsim_TA ALSIM_TA主要工作在兩種模式下。 1．Floorplan 可以在設(shè)計(jì)的早期來(lái)運(yùn)行，為設(shè)計(jì)的布局提供指導(dǎo)，有效地減少Iteration. 2．FinalAnalysis 當(dāng)設(shè)計(jì)已基本成型時(shí)，基于規(guī)劃好的電源網(wǎng)絡(luò)，封裝的寄生參數(shù)，準(zhǔn)確的電流波形和頻率信息，這時(shí)ALSIM_TA就可以進(jìn)行更為精確的噪聲分析。 ALSIM_TA的分析流程可以簡(jiǎn)單歸納為以下幾個(gè)步驟： 1.建立電流模型； 2.建立電源網(wǎng)絡(luò)分布模型并簡(jiǎn)化； 3.將各模型和封裝參數(shù)結(jié)合，進(jìn)行暫態(tài)仿真分析。 仿真完成的輸出結(jié)果可以反映動(dòng)態(tài)的電源噪聲，如圖9所示。 圖9ALSIM_TA仿真結(jié)果示意圖 3.3 基于Hspice的電源噪聲分析工具—GPM GPM是基于Hspice的電源噪聲分析工具，相對(duì)于ALSIM_TA側(cè)重于對(duì)整個(gè)芯片進(jìn)行全局仿真，GPM更著重于分析芯片的局部噪聲情況，如圖10所示。 圖10GPM示意圖 GPM的模型可以包含封裝的寄生參數(shù)，IO，去耦電容，存儲(chǔ)器陣列還有部分邏輯。 GPM的分析流程可以簡(jiǎn)單總結(jié)為以下幾個(gè)步驟： 1使用AutoGPM在芯片上自動(dòng)找到IO最密集的區(qū)域，然后生成Hspice的網(wǎng)表。 2在網(wǎng)表中填入仿真所需要的參數(shù)。 3分析仿真結(jié)果，可調(diào)整電容數(shù)量來(lái)滿足動(dòng)態(tài)壓降的要求。 4 噪聲分析的實(shí)例 下面是噪聲分析的實(shí)例。該項(xiàng)目芯片封裝形式為FCBGA,最大功耗約為9.2W。主要包含的模塊:串并并串轉(zhuǎn)換電路（最高速率11Gps），靜態(tài)存儲(chǔ)器（最高頻率155MHz）,高精度頻率發(fā)生器,以及各種高速IO接口電路。 圖11是Alsim_TA的分析結(jié)果，針對(duì)于全局，分為VoltageCompression和Variation兩部分。合理的布局和去耦電容的放置確保了每個(gè)IP的噪聲容限都在相應(yīng)的范圍內(nèi)。 圖11Alsim_TA電壓compression和variation圖 圖12為ALSIM_TA提供的具體波形圖，每種IP都分別有電流和電壓兩種波形圖。 圖12ALSIM_TA中各個(gè)模塊的電流電壓波形圖 GPM分析主要針對(duì)于局部，如圖13，其仿真范圍局限于GPM窗口內(nèi)的多個(gè)IO，標(biāo)準(zhǔn)是盡可能對(duì)IO最密集的區(qū)域進(jìn)行分析，考慮其對(duì)周邊IP的最大影響，得到整個(gè)項(xiàng)目的WorstCase。 圖13IOGPM窗口 5 總結(jié) 目前，所有IBM的ASIC客戶都已經(jīng)體驗(yàn)到了這種分析所帶來(lái)的好處，確定器件規(guī)劃的周期大大縮短，一些大膽的設(shè)計(jì)也可以放心嘗試，盡可能的將PCB和芯片布局整合起來(lái)，實(shí)實(shí)在在的做出按自己意愿定制的芯片。 IBM作為一個(gè)國(guó)際化的公司，一直致力于幫助中國(guó)企業(yè)的發(fā)展。在AISC領(lǐng)域，我們已于多家國(guó)內(nèi)知名企業(yè)展開(kāi)了有效而長(zhǎng)期的合作。同樣，希望我們的論文能給中國(guó)的ASIC發(fā)展做出微薄的貢獻(xiàn)。 |
