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1. IBM GPM模型結(jié)構(gòu) 隨著ASIC技術(shù)和工藝突飛猛進(jìn)的發(fā)展，65/45nm工藝已成為當(dāng)前設(shè)計(jì)的主流，高頻翻轉(zhuǎn)，沖擊電流求給ASIC后端版圖設(shè)計(jì)，封裝及系統(tǒng)設(shè)計(jì)帶來(lái)了前所未有的挑戰(zhàn)，信號(hào)完整性問(wèn)題,以及往往被忽略的因芯片接口電路同時(shí)開關(guān)造成的同步開關(guān)噪聲（SSN）,由于影響到其相臨邏輯器件的穩(wěn)定和時(shí)序變得越來(lái)越關(guān)鍵。在芯片設(shè)計(jì)階段，需要對(duì)芯片的版圖布局、芯片封裝以及客戶板級(jí)信息進(jìn)行建模和聯(lián)合仿真，才可以確保系統(tǒng)很好滿足整個(gè)系統(tǒng)性能的要求，提高設(shè)計(jì)的成功率。因此如何在物理設(shè)計(jì)前提供相對(duì)精確的仿真模型成為一個(gè)關(guān)鍵問(wèn)題。 IBM在設(shè)計(jì)大規(guī)模芯片的過(guò)程中采用基于Hspice 語(yǔ)言建立的GPM（Generic Package Model）模型指導(dǎo)設(shè)計(jì)中的前仿與設(shè)計(jì)后驗(yàn)證，它不僅包含封裝供電網(wǎng)絡(luò)和信號(hào)通路的模型，還包括芯片上的供電網(wǎng)絡(luò)、IO以及與芯片局部的SRAM、RA等邏輯電路和片上濾波電容（DECAP）的布局，另外客戶還可以加入實(shí)際的PCB負(fù)載模型與其連接組成完整的鏈路仿真模型。GPM模型的物理結(jié)構(gòu)框圖如圖1所示。 圖1 IBM GPM物理結(jié)構(gòu)框圖 其中，C4是用于連接芯片與封裝的焊球，Package VDD Supply是封裝上芯片內(nèi)核供電網(wǎng)絡(luò)，Package VDD2 Supply是封裝上的IO供電網(wǎng)絡(luò)，而Package GND Supply是封裝上GND網(wǎng)絡(luò)，On-Chip VDD Bus, On-Chip VDD2 Bus, On-Chip Ground Bus則是芯片上相應(yīng)供電網(wǎng)絡(luò)。對(duì)圖1所示各個(gè)部分建模，可以方便地得到GPM模型的電路結(jié)構(gòu)（如圖2）。 IBM的芯片采用結(jié)構(gòu)相對(duì)固定的電源網(wǎng)絡(luò)，設(shè)計(jì)初期可以對(duì)于電源網(wǎng)絡(luò)建模使用一套標(biāo)準(zhǔn)的RLC參數(shù)模型，并可以根據(jù)實(shí)際設(shè)計(jì)所采用的布局，對(duì)芯片和封裝的電源網(wǎng)路RLC參數(shù)進(jìn)行修正。對(duì)于不同的尺寸的芯片與封裝設(shè)計(jì)，通過(guò)調(diào)節(jié)BGA與C4端相應(yīng)的電源管腳比例可以實(shí)現(xiàn)在不改變基本模型結(jié)構(gòu)的情況下，調(diào)整接入仿真模型RLC網(wǎng)絡(luò)的比例近而接近實(shí)際設(shè)計(jì)。對(duì)于板級(jí)負(fù)載，GPM模型里也會(huì)提供標(biāo)準(zhǔn)接口。 圖2 GPM模型電路結(jié)構(gòu) GPM模型具體由以下幾個(gè)部分組成： 1）芯片內(nèi)部電源和地的電阻網(wǎng)絡(luò)； 2）芯片內(nèi)部電源/地網(wǎng)絡(luò)，和布線層所產(chǎn)生的寄生電容； 3）用來(lái)模擬時(shí)鐘buffer、splitter、latches以及組合邏輯的反相器鏈路結(jié)構(gòu)； 4）封裝信號(hào)線、過(guò)孔、焊球模型； 5）封裝電源/地平面、過(guò)孔、焊球模型； 6）連接在模型提取窗口內(nèi)的器件電流模型 綜合考慮仿真速度與精度，作為局部仿真模型在90nm工藝下，一般芯片上提取窗口大小為800umX1200um。模型一般包含若干I/Os，信號(hào)線為有損傳輸線模型，信號(hào)線之間存在互感和互容，過(guò)孔、焊球等不連續(xù)性結(jié)構(gòu)也采用RLC參數(shù)模型。 2. GPM模型的提取 GPM模型是一種基于SPICE的模型，由于門級(jí)仿真運(yùn)算量即使可以抽取整個(gè)芯片的spice模型也無(wú)法完成仿真，因此在對(duì)芯片建模時(shí)只截取局部的信息，稱作GPM 窗口（如圖3）。根據(jù)芯片布局的實(shí)際情況，GPM窗口內(nèi)可能會(huì)包含不同類型和數(shù)量的存儲(chǔ)器、IO、DECAP等器件，建模的時(shí)候會(huì)根據(jù)全局線性預(yù)分析（基于快速線形分析工具）結(jié)果選取噪聲最大的窗口進(jìn)行分析，其往往集中于IO及翻轉(zhuǎn)的邏輯最多，而DECAP最少含有大動(dòng)態(tài)功耗器件的區(qū)域。 圖3 GPM窗口 對(duì)于一般的邏輯電路，GPM模型使用一串反相器來(lái)模擬其翻轉(zhuǎn)情況，而對(duì)于SRAM或者RA等IP核的模擬，GPM模型使用了已經(jīng)建好的簡(jiǎn)化電流波形模擬這些IP核的翻轉(zhuǎn)，IO則使用了實(shí)際的SPICE模型進(jìn)行仿真。 3. GPM仿真流程 GPM模型的建模和仿真具體實(shí)現(xiàn)過(guò)程如圖4所示。 圖4 GPM模型建模和仿真流程 芯片布局開始制定時(shí)，GPM的建模可以和物理設(shè)計(jì)同步進(jìn)行，在IO的輸出端加載客戶負(fù)載模型進(jìn)行SSN仿真，可以得出芯片上此切片電路的電氣數(shù)據(jù)（電壓，電流，抖動(dòng)等）依此對(duì)電源去耦方案及布局進(jìn)一步進(jìn)行優(yōu)化調(diào)整直到滿足設(shè)計(jì)要求。一旦布局確定，原來(lái)建立的GPM模型就可以交給客戶用實(shí)際的PCB負(fù)載模型替換默認(rèn)的負(fù)載，并結(jié)合實(shí)際的應(yīng)用環(huán)境對(duì)IO的信號(hào)質(zhì)量、SSN和時(shí)序進(jìn)行仿真，其結(jié)果可以幫助客戶在早期對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行優(yōu)化，使問(wèn)題盡量被發(fā)現(xiàn)并在早期將其解決。 4. GPM模型在DDR2設(shè)計(jì)中的應(yīng)用 4.1 IO buffer設(shè)置： 實(shí)際應(yīng)用不同，創(chuàng)建GPM模型的拓?fù)浣Y(jié)構(gòu)也不一樣，不同的IO buffer模型將直接影響仿真的結(jié)果。本文使用IBM的BSSTL18DDR2（單端）和BSSTL18DDR2DIFF（差分）IO buffer構(gòu)造DDR2接口電路。 這兩種buffer都是雙向的，VDD操作電壓為1.1-1.3V, VDD180為1.65-1.95V,通常為1.8V。MCDHALF可以選擇驅(qū)動(dòng)能力，當(dāng)MCDHALF為“0”時(shí)，驅(qū)動(dòng)為“Full”；當(dāng)MCDHALF為“1”時(shí)，驅(qū)動(dòng)為“Half”；MCTT0和MCTT1用來(lái)配置ODT,其真值表如表1所示： 表1 ODT控制信號(hào)設(shè)置 4.2 拓?fù)浣Y(jié)構(gòu)： GPM模型能夠精確地對(duì)芯片內(nèi)部包括封裝進(jìn)行建模，也支持客戶加入PCB上引入的實(shí)際負(fù)載信息，同時(shí)拓?fù)浣Y(jié)構(gòu)也很方便修改。圖5中顯示的就是DDR2在“讀”操作和“寫”操作時(shí)DQS（差分）和DQ(單端)的拓?fù)浣Y(jié)構(gòu)。 圖5 GPM實(shí)際拓?fù)浣Y(jié)構(gòu)示意圖 當(dāng)然PCB實(shí)際負(fù)載可以是S參數(shù)模型，也可以是W-Element模型。在仿真過(guò)程中,需要考慮實(shí)際系統(tǒng)中的各種非連續(xù)效應(yīng),如阻抗匹配問(wèn)題,源端終端反射,線間耦合等. 4.3 同步開關(guān)噪聲（SSN）： GPM模型可以很好地支持對(duì)同步開關(guān)噪聲（SSN）進(jìn)行分析，從而確定芯片布局時(shí)所加入的去耦電容是否足夠，最終的分析結(jié)果可以用來(lái)指導(dǎo)芯片的布局，通過(guò)增加去耦電容的數(shù)量，減少IO和邏輯的密度等方法來(lái)滿足芯片電源噪聲的要求，同時(shí)可以聯(lián)合PCB負(fù)載仿真得到板級(jí)去耦策略。 圖6 VDD電壓波形 圖6是用GPM模型仿真得到的芯片VDD的波形。波形中50ns到60ns之間的一個(gè)電壓低谷代表了IO同時(shí)開始翻轉(zhuǎn)的時(shí)刻，而疊加在整個(gè)波形中的紋波則體現(xiàn)了GPM窗口中除IO以外的其余邏輯電路翻轉(zhuǎn)對(duì)VDD的影響。在設(shè)計(jì)中需要保證最低電壓不低于電路所需的最低電壓，一般需滿足15%的紋波限制，根據(jù)不同的電壓域和IO類型，也會(huì)有所不同。 4.4 時(shí)序分析： 這里重點(diǎn)介紹利用GPM模型分析DQ與DQS之間的時(shí)序關(guān)系。在時(shí)序分析中最重要的就是通過(guò)分析建立時(shí)間（setup time）和保持時(shí)間（hold time）的裕量（margin）來(lái)評(píng)估系統(tǒng)的信號(hào)質(zhì)量和穩(wěn)定性。通常以有效時(shí)序窗口（Timing Window）概念來(lái)計(jì)算，所謂有效時(shí)序窗口，是指數(shù)據(jù)信號(hào)從發(fā)送端傳輸?shù)浇邮斩藭r(shí)，建立時(shí)間和保持時(shí)間的總和（如圖7），其取決于板級(jí)、封裝設(shè)計(jì)以及接口電路模式的選擇。 圖7 有效時(shí)序窗口--Timing Window 其中，JEDEC標(biāo)準(zhǔn)里規(guī)定了Vih(ac/dc)和Vil(ac/dc),如表2所示。 表2 Vih/Vil的ac和dc值 通過(guò)配置不同讀寫模式，驅(qū)動(dòng)能力和片上端接電阻對(duì)有效時(shí)序窗口大小的分析，我們可以得到關(guān)于時(shí)序最優(yōu)的解決方案。表3是用GPM模型對(duì)這幾種情況下分析的結(jié)果： 表3 各種情況下Timing Window 從表3可以看出，在“寫”的情況下，驅(qū)動(dòng)能力為“Half”,ODT為75ohm端接時(shí)，時(shí)序有效窗口最大，相應(yīng)的建立時(shí)間和保持時(shí)間的裕量最大；在“讀”的情況下，同是“Full”強(qiáng)驅(qū)動(dòng)，打開ODT和關(guān)閉ODT也會(huì)有不同的效果，前者會(huì)更好。 5. 結(jié)論 1）本文通過(guò)實(shí)例介紹了基于GPM的DDR2 高速接口的設(shè)計(jì)和仿真，接口信號(hào)完整性與封裝結(jié)構(gòu)、芯片布局、IO類型、板級(jí)走線、驅(qū)動(dòng)負(fù)載緊密相關(guān)，我們可以通過(guò)系統(tǒng)應(yīng)用的實(shí)際需求進(jìn)行設(shè)計(jì)和仿真。 2）由于GPM的建模對(duì)設(shè)計(jì)文件的依賴性較少，所以在進(jìn)行芯片布局的同時(shí)就可以開始進(jìn)行模型的建立和分析，對(duì)芯片的布局設(shè)計(jì)提供了很好的指導(dǎo)，并成為芯片電源噪聲的簽收標(biāo)準(zhǔn)之一。 3）GPM可以導(dǎo)入客戶的PCB互聯(lián)模型，用于對(duì)IO的時(shí)序和信號(hào)完整性進(jìn)行分析。模型中包含了電源網(wǎng)絡(luò)的信息，仿真得到的結(jié)果也包含了SSN的信息，更加接近實(shí)際的應(yīng)用環(huán)境。可以用于能指導(dǎo)ASIC的設(shè)計(jì)團(tuán)隊(duì)完成IO的時(shí)序收斂，客戶PCB的系統(tǒng)設(shè)計(jì)。 4）GPM模型中IO的模型采用IBM自行研發(fā)的IO buffer的SPICE模型，對(duì)各種高速接口（如DDR2）的建模與仿真，可以達(dá)到非常高的精度。同時(shí)，GPM 仿真可以在設(shè)計(jì)初期對(duì)芯片、封裝和板級(jí)設(shè)計(jì)提供指導(dǎo)，從而極大的減少整個(gè)系統(tǒng)設(shè)計(jì)和驗(yàn)證的周期。 |
