|
隨著超大規模集成電路和系統級芯片(SoC)的發展，集成電路的測試面臨越來越多的困難，尤其在測試模式下的功耗大大高于工作模式時的問題已經引起了研究人員的重視。隨著IC工作頻率、集成度、復雜度的不斷提高，IC的功耗也快速增長。以Intel處理器為例，其最大功耗大約每4年增加1倍。而隨著制造工藝特征尺寸的降低，CMOS管的靜態功耗急劇增加，并且呈指數增長趨勢。由此帶來了一系列的現實問題，因為過大的功耗會引起IC運行溫度上升，導致半導體電路的運行參數漂移，影響IC的正常工作，降低了芯片的成品率和可靠性，甚至使電路失效。因此低功耗測試對當今VLSI系統設計變得越來越重要，在芯片測試的過程中考慮低功耗測試問題已成為一種趨勢。特別是在當前深亞微米工藝下，線寬越來越小，所以對線上的電子密度要求越來越嚴格。隨著溫度的升高，電遷徒速度越來越快，導致連線的失效率上升，從而降低了整個電路的可靠性。高功耗造成的溫度升高還會降低載流子的遷徒率，使得晶體管的翻轉時間增加，因而降低了系統的性能。 1 CMOS電路能量和功耗數學估算模型 CMOS VISL中的功耗主要分為靜態功耗和動態功耗兩大類。靜態功耗主要由漏電流產生，由于CMOS電路結構上的互補對稱性，同一時刻只有一個管子導通，漏電流很小，因此靜態功耗不是系統功耗的主要部分。動態功耗來自于器件發生“0/1”或“1/0”跳變時的短路電流和對負載電容充放電時所引起的功耗，動態功耗是電路功耗的主要來源。 在CMOS電路中，一個CMOS邏輯門的平均動態功耗Pd可表示為： 根據式(1)可知，CMOS VISL中的動態功耗主要取決于3個參數：電源電壓VDD、時鐘頻率f和電路中反映節點開關翻轉活動率的幾率因子?琢。通過降低電源電壓VDD和時鐘頻率f來降低電路的功耗是以降低電路的性能為代價的，因而通常采用降低測試時電路開關翻轉活動率?琢來降低功耗，這種方法不會使電路的性能下降，是目前降低功耗的主流技術。 2 RSIC測試序列生成 首先將移位寄存器SR初始化為（0，0，0，…，0），用使能信號將觸發器（FF）置“1”，FF和SR都由公共的測試時鐘信號Clock所控制，在（n+1）時鐘周期內SR產生的測試向量為：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一個時鐘信號到來時“與”門使SR的第一級為“0”，經過n個時鐘脈沖后，SR的輸出為{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而復始繼續重復以上過程。 初始化后，在（2n+1）個時鐘周期內Counter的輸出保持穩態，而SR產生（2n+1）個不同的測試向量，在信號Counter-Clock的作用下，SR與Counter作“對應位的異或運算”，可產生（2n+1）個單輸入變化（SIC）測試向量。可用于對集成電路的低功耗測試。 3 實驗驗證 為了驗證RSIC測試序列可以降低測試期間的功耗，用Xilinx公司的專用功耗分析工具——XPower對上述譯碼器進行功耗分析實驗。 實驗中選用的FPGA是spartan3系列的xc3s400，其封裝形式為tq144，速度等級為-6，直流電源電壓為3.3 V，最大時鐘頻率為50 MHz。 在不同時鐘頻率下，對CC4028譯碼器邏輯主電路分別施加如圖2所示的偽隨機全測試序列(MSIC)和如圖3所示的隨機單輸入跳變(RSIC)測試序列，測得的平均動態功耗如表1所示。 由表1可知： (1)隨著時鐘頻率的提高，譯碼器的平均動態功耗不斷地增加，這與理論分析公式(1)相符。 (2)與MSIC測試序列相比，RSIC測試序列在不同的時鐘頻率下均可降低測試時的動態功耗。 由于BIST的廣泛使用，對其進行低功耗設計的研究非常活躍，已經成為一個很重要的研究方向，但是通過降低電源電壓VDD和時鐘頻率f來降低測試期間的功耗是不可取的，因為這樣會影響電路的性能及測試的效率。而減少電路的開關翻轉活動率的幾率因子?琢不會影響測試的正常進行。本文的研究表明單輸入跳變測試序列相對于多輸入跳變具有更高的相關性，在測試的過程中可以有效地減少被測電路內部節點的開關翻轉活動率?琢，達到降低測試功耗的目的。 |
