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針對現有商業SoPC系統的固有問題，提出了基于開源IP核與軟件資源的SoPC系統硬件平臺構建方案，并使用Cyclone FPGA進行了實際驗證，證明了該硬件平臺的實用性。探討了該平臺在普及SoPC技術和研究更高性能系統方面的積極作用。 SoC（System on Chip）片上系統是現代電子系統設計的一個發展方向，它將原先分立的多個芯片集成在一塊芯片上，通過提高芯片的集成度、減少系統芯片的數量和相互之間的PCB連線、減少PCB面積來降低整個系統的成本，同時使系統的性能、功能和可靠性都有很大的提高。隨著新型的高性能、低成本FPGA的出現和綜合技術的提高，基于FPGA的SoPC(System on Programmable Chip)可編程片上系統正逐步走向市場。基于FPGA的SoPC與基于ASIC技術的SoC相比，具有設計周期短、產品上市速度快、設計風險和設計成本低、集成度高、靈活性大、維護和升級方便、硬件缺陷修復和排除簡單等優點。因此基于FPGA和包括32位CPU在內的各種IP核的系統級應用開發將是下一代電子系統設計的發展方向。 順應這個潮流，FPGA器件的方要供應商Altera和Xilinx都推出了各自的SoPC解決方案：Nios系統和MicroBlaze系統。它們功能強大、開發環境和配套IP核完善，是工程應用的首選。但是它們只能用在各自廠商的FPGA上，不但配套IP核價格昂貴，而且用戶無法獲得所有源代碼，不利于我國SoPC技術的發展。 針對這種情況，筆者使用Altera公司的Cyclone FPGA和OpenCores組織提供的各種免費、開源的IP核，構建了以OpenRISC1200CPU為核心，配以各類外圍IP核的完全開源的SoPC系統，并成功地運行了μClinux系統。同時本系統采用的所有IP核在源代碼不變的情況下可以使用Xilinx的開發工具進行綜合、布線，為該系統在其他FPGA平臺上的運行打下了良好的基礎。 1 OR1200 本系統使用的OpenRISC1200處理器（以下簡稱OR1200）是OpenRISC系列RISC處理器內核的一員。OpenRISC是由OpenCores組織負責開發和維護、免費、開源的RISC處理器內核家族。OpenRISC1200出現于2001年7月，支持ORBIS32指令集。該指令集包括32位整數指令、基本的DSP指令、32位的Load和Store指令、程序流程控制指令和特殊指令（實際上還不支持除法指令）。2002年8月，OpenRISC1200基本成熟，配有比較完善的軟件開發環境和操作系統，改進和維護一直持續到現在。 OR1200是一種32位、標量、哈佛結構、5級整數流水線的RISC處理器，它有32個32位通用寄存器，支持緩存、虛擬存儲器和基本的DSP功能，外部數據和地址總線接口符合Wishbone標準。輔助功能包括用于實時調試的調試單元、計數器、可編程中斷控制器和電源管理單元，這些功能大大增強了CPU獨立工作的能力，對軟件調試和操作系統的支持較好，簡化了整體系統的設計。OR1200的標準組成結構如圖1所示。 CPU/DSP單元是OR1200處理器的核心，其基本結構框圖如圖2所示。 當使用0.18μm和6層金屬工藝時，OR1200的主頻可達300MHz，此時可以提供300Dhrystone2.1MIPS和300M次/秒的32%26;#215;32的DSP乘加操作能力。 OR1200在2002年9月被Flextronics公司選中，用于集成在Flextronics的設計中，并提供商業服務。2003年8月，Flextronics公司成功實現了集成OR12000、10Mbps/100Mbps自適應以太網MAC控制器、32位33MHz/66MHzPCI接口、16550兼容UART和Memory控制器的SoC芯片，并成功運行了μClinux和Linux操作系統。 2 板級系統組成 板級系統以Altera的Cyclone系列FPGA EP1C12QC240為核心，配以EPCS4配置存儲器和配置電路組成核心系統，再配以2片29LV160DB NOR Flash(4MB)、2片IS61LV25616 SRAM(1MB)、2片HY561620 SDRAM(64MB)、1個RS232串行口、1個通用JTAG接口和8段LED、按鈕、撥碼開關組成基本系統。Flash、SRAM和SDRAM組成存儲系統，它們共用FPGA的存儲器總線，大大減少了存儲系統占用的FPGA管腳數，并為系統提供了運行大型軟件所需要的存儲器空間。通用JTAG接口可以通過專用接口電纜與PC機的并口相連，實現對CPU的在線調試和系統存儲空間的訪問。串行口可以為系統實現一個基本的控制臺，并可以作為向系統下載大量數據的通道。因此，基本系統的組成足以調試和運行基本的μClinux系統。 完整的板級系統的組成框圖如圖3所示，它除了基本系統以外，還包括1片10Mbps/100 Mbps自適應以太網PHY芯片、320%26;#215;240彩色STN LCD、10位%26;#215;3通道視頻DAC和2個PS2接口。使用以上完整的板級系統可以實現簡單的網絡和人機界面應用，再配以μClinux操作系統即可實現一個完整的計算機系統。 3 內核的集成、仿真與驗證 內核的集成、仿真與驗證是建立本平臺的難點。要實現上述所有功能，除了OpenRISC1200 CPU外，至少還需要以下IP： Wishbone總線互連； CPU Debug模塊； 通用I/O控制器； 片內高速RAM控制器； 16550兼容UART控制器； Memory控制器； 0Mbps/100 Mbps自適應以太網MAC控制器； VGA/LCD控制器； 8042兼容PS/2控制器。 以上多數IP可以從OpenCores獲得，像通用I/O控制器和片內高速RAM控制器這類簡單的IP，可以自己編寫。不過需要注意的是，為了使系統能夠正確地運行或者獲得更好的綜合效果，多數IP在集成時都要進行修改。需要修改的IP及其修改內容如下： OR1200：通用寄存器組、緩存、MMU使用的RAM塊需要針對Synplify進行修改，以便能夠綜合至M4KRAM塊中，MMU、DSP MAC單元根據需要決定是否在配置中去掉，以提高速度，減少邏輯資源的占用； Wishbone總線線連：添加空穴地址空間的訪問處理； UART控制器：數據接收和發送FIFO需要針對Synplify進行修改，以便能夠綜合到M4K RAM塊中； Memory控制器：添加復位后的默認值配置，以便系統可以選擇從Flash或者SRAM啟動； 以內網控制器：控制寄存器和FIFO需要針對Synplify進行修改，以便能夠綜合進M4K RAM塊中，并且需要添加對不支持Burst模式的Wishbone總線互連接口的支持； VGA/LCD控制器：顯示FIFO需要針對Synplify進行修改，以便能夠綜合進M4K RAM塊中，并且需要修改對掃描時鐘輸出的控制。 使用以上IP構建的系統內核的結構框圖如圖4所示。中間模塊是Wishbone總線互連IP，它有8個主設備、8個從設備接口。OR1200的指令和數據接口各占用了一個主設備接口。Debug模塊需要訪問存儲空間，因此也用了一個主設備接口。以太網控制器使用主存儲器來存儲、獲得數據，VGA/LCD控制器使用主存儲器獲得顯示緩沖數據，因此它們也都占用了一個主設備接口。以太網、VGA/LCD和Memory控制器的控制寄存器空間各占用了一個從設備接口，Memory控制器的存儲器空間占用了一個從設備接口，其余的UART、PS/2、I/O和片內RAM控制器各占用了一個從設備接口。 為保持軟件的兼容性，在設置Wishbone總線互連IP各個主設備和從設備的地址以及分配中斷號時，需要符合ORP標準。ORP(OpenRESC Reference Platform)是一個對基于OpenRISC處理器的系統的定義，它包括存儲器空間、外圍設備的地址定義和中斷向量的分配。其作用是標準化基于OpenRISC的硬件和軟件的設計，提高軟件可重用性并縮短硬件設計的驗證時間。 在進行完各個IP的單獨測試后，使用OR1200的軟件開發包GCC對系統引導程序和μClinux進行編譯，并將得到的二進制文件嵌入到存儲器仿真文件中，對系統的初始化、引導和操作系統的啟動進行仿真。 在仿真成功后，進行了下載驗證。由于使用的EP1C12器件的邏輯容量有限，無法同時實現以上所有功能，因此設計了兩個配置方案，分別而向網絡和個人終端。前者具備以太網功能，但是沒有PS/2和VGA/LCD控制器，后者相反。使用Synplify和QuartusII軟件對個人終端配置的系統進行綜合、布局布線后，系統速度和各模塊所占邏輯單元Les(Logic Elements)的情況如表1所示。 表1 系統速度和各模塊所占LEs 模 塊 LEs -8等級器件速度 -6等級器件速度 OR1200 4170 44.0MHz 62.7MHz Debug 510 UART 250 UART 1060 Memory 820 以太網 2450 VGA/LCD 1550 PS/2 256 通用I/O 20 實際下載驗證證明，以上兩種配置都可以40MHz的速度運行μClinux系統。目前，已經選定使用該系統作為基于SoPC的數控系統的基礎實現平臺。 |
