|
數(shù)字濾波器可以濾除多余的噪聲，擴展信號頻帶，完成信號預(yù)調(diào)，改變信號的特定頻譜分量，從而得到預(yù)期的結(jié)果。數(shù)字濾波器在ＤＶＢ、無線通信等數(shù)字信號處理中有著廣泛的應(yīng)用。在數(shù)字信號處理中，傳統(tǒng)濾波器通過高速乘法累加器實現(xiàn)，這種方法在下一個采樣周期到來期間，只能進行有限操作，從而限制了帶寬。現(xiàn)實中的信號都是以一定的序列進入處理器的，因此處理器在一個時間周期內(nèi)只能處理有限的位數(shù)，不能完全并行處理。基于并行流水線結(jié)構(gòu)的ＦＩＲ濾波器可以使筆者設(shè)計的６４階或者１２８階濾波器與１６階濾波器的速度一樣快，其顯著特點是在算法的每一個階段存取數(shù)據(jù)。ＦＰＧＡ結(jié)構(gòu)使得以采樣速率處理數(shù)字信號成為常數(shù)乘法器的理想載體，提高了整個系統(tǒng)的性能。由于設(shè)計要求的差異，如字長、各級輸出的保留精度等不同，在整個設(shè)計過程中，各個環(huán)節(jié)也有所不同，這就需要根據(jù)不同的要求對數(shù)據(jù)進行不同的處理，如截斷、擴展等，從而設(shè)計出既滿足設(shè)計需要，又節(jié)省ＦＰＧＡ資源的電路。 １ ＦＩＲ并行濾波器結(jié)構(gòu) 數(shù)字濾波器主要通過乘法器、加法器和移位寄存器實現(xiàn)。串行處理方式在階數(shù)較大時，處理速度較慢。而現(xiàn)代數(shù)字信號處理要求能夠快速、實時處理數(shù)據(jù)，并行處理數(shù)據(jù)能夠提高信號處理能力，其結(jié)構(gòu)如圖１所示。 從上面的算法可以看出，處理數(shù)據(jù)的采樣時鐘對每一個抽頭來說都是并行的，并且加法器和移位寄存器采用級聯(lián)方式，完成了累加器的功能，綜合了加法器和移位寄存器的優(yōu)點，而且這種算法的各級結(jié)構(gòu)相同，方便擴展，實現(xiàn)了任意階數(shù)的濾波器。算法中，真正占用系統(tǒng)資源的是乘法器。如果將系數(shù)量化成二進制，就能采用移位寄存器和加法器實現(xiàn)乘法功能。對于一個特定的濾波器，由于它有固定的系數(shù)，乘法功能就是一個長數(shù)乘法器。下面將討論乘法器的設(shè)計問題。 圖1 數(shù)字濾波器結(jié)構(gòu)圖 ２ ＦＩＲ并行濾波器的乘法器設(shè)計 在并行濾波器的設(shè)計中，每一個乘法器的一端輸入數(shù)據(jù)，另一端為固定常數(shù)。對于常數(shù)乘法器，可以預(yù)先將常數(shù)的部分乘積結(jié)果存儲起來，然后通過查表的方式實現(xiàn)兩個數(shù)的乘積。以１６位輸入、常數(shù)為１４位的乘法器為例，給出其實現(xiàn)結(jié)構(gòu)如圖２所示。 圖2 并行濾波器結(jié)構(gòu)圖 對于無符號數(shù)來說，這是一種理想結(jié)構(gòu)。但是在實際使用中，通常使用有符號數(shù)且常用補碼的形式，因此需要對這種結(jié)構(gòu)進行改進。一種改進方法是將輸入的數(shù)據(jù)分開，即最高的幾位作為有符號數(shù)處理，其它作為無符號數(shù)處理。第二種改進方法是將有符號數(shù)經(jīng)過補碼／原碼變換器變換成原碼，然后，將原碼作為無符號數(shù)處理，通過有符號數(shù)的符號位來控制加法器的加減。第三種改進方法是一種優(yōu)化方法，即采用三個二進制補碼變換器，處理輸入的有符號數(shù)和濾波器的系數(shù)，這樣可以避免使用有符號數(shù)的乘法和加法運算。具體的乘法累加器運算過程及結(jié)果如圖３所示。其中，對應(yīng)乘數(shù)高位和低位的部分積ｐ1（ｎ）和ｐ2（ｎ）可以分別先垂直相加后水平相加，或者先水平相加后垂直相加，最后的結(jié)果是一樣的。若采用后種方法，由于ＦＩＲ濾波器的ｈ（ｎ）均為常數(shù)，得到部分積的矢量乘法運算就演變成了查表法，其中，Ｓ1（ｎ）表示Ｓ（ｎ）的最低有效，ｐ1表示最低有效位部分積之和。 圖3 具體的乘法累加器運算過程及結(jié)果 同理，得ｐ2，將ｐ2左移一位與ｐ1相加，便得到最后結(jié)果。這種查表法就是采用流水線技術(shù)進行ＦＩＲ濾波器算法分解的基礎(chǔ)，當(dāng)字長增加時，相應(yīng)得到ｐ3、ｐ4等。并相應(yīng)移位相加即可。采用流水線技術(shù)和加法器的資源共享技術(shù)可以更好地提高常數(shù)乘法器的優(yōu)越性。１６比特輸入、１４比特常數(shù)的這種方法的常數(shù)乘法器的結(jié)構(gòu)如圖４所示。 圖4 常數(shù)乘法器的結(jié)構(gòu)圖 在這種結(jié)構(gòu)中，時鐘是ｆ1，內(nèi)部操作的時鐘是４×ｆ1，其中的４個多路復(fù)用器每次可以從１６路信號中選出４位用作ＲＯＭ的地址線。每次４位地址線從ＲＯＭ中讀出數(shù)據(jù)，經(jīng)過相應(yīng)的移位相加即可，兩位計數(shù)器用來控制這些多路復(fù)用器的輸出。 ３ ＦＩＲ濾波器的ＦＰＧＡ實現(xiàn) 按照第２節(jié)所描述的第三種優(yōu)化方法實現(xiàn)常數(shù)乘法器，乘法器輸出以后按照圖４所示的濾波器結(jié)構(gòu)，通過流水線技術(shù)的加法器可以實現(xiàn)高效的濾波器。值得注意的是：在乘法器輸出的時候需要對輸出的數(shù)據(jù)進行一位擴展，可以避免加法器的溢出問題。 為了有效地利用資源，先通過多路復(fù)用器將輸入的序列復(fù)選出來，這樣所有常數(shù)乘法器可以共用一個多路復(fù)用器，然后通過ＲＯＭ查表方法實現(xiàn)常數(shù)乘法器。優(yōu)化后的原理結(jié)構(gòu)如圖５所示。 圖5 優(yōu)化后原理結(jié)構(gòu)圖 ４ ＦＩＲ濾波器的電路設(shè)計與仿真結(jié)果 在數(shù)字濾波器設(shè)計時，首先根據(jù)濾波器的頻率特性，選定濾波器的長度和每一節(jié)的系數(shù)。就目前的設(shè)計手段而言，對節(jié)數(shù)和系數(shù)的計算可以采用等波動ＲＥＭＥＺ逼近算法編程計算。但是，目前最好的方法還是使用專業(yè)的ＥＤＡ軟件來完成。在選擇了設(shè)計方法和設(shè)計要求后，計算出各節(jié)系數(shù)，并以圖形的直觀形式顯示幅頻、相頻、沖激響應(yīng)和零極點圖。 圖６是一個采用等波動設(shè)計方法生成的均方根升余弦（ＲＲＣ）ＦＩＲ濾波器的頻域特性。其中，滾降系數(shù)為０．３５，輸入數(shù)據(jù)率是２．０４８ＭＨｚ。 由于在數(shù)字濾波器中，各節(jié)系數(shù)字長有限，所以還要對計算出來的實系數(shù)進行量化處理，即浮點數(shù)向定點數(shù)轉(zhuǎn)換。系數(shù)量化后的頻域特性如圖７所示，量化字長為１２。 比較圖６與圖７，不難看出，系數(shù)在量化前后的頻域特性是不同的，量化帶來了頻域特性的惡化。在驗證了量化后的頻域特性滿足設(shè)計要求和系數(shù)的有效性之后，就可以進行ＦＰＧＡ電路的設(shè)計。 圖６ 采用等波動設(shè)計方法生成的均方根升余弦ＦＩＲ濾波器的頻域特性 圖7 系數(shù)量化后的頻域特性圖 筆者采用流水線技術(shù)，根據(jù)得到的濾波器系數(shù)用ＶＨＤＬ語言編寫了濾波器程序。為了充分利用ＦＰＧＡ中四輸入查找表的電路結(jié)構(gòu)，一般采用每８節(jié)為濾波器的一個基本單元。設(shè)計中通過采用流水線技術(shù)提高速度，對于更多階數(shù)濾波器的設(shè)計，可以采用擴展的方法來實現(xiàn)。仿真結(jié)果如圖８所示。 圖８仿真結(jié)果圖 本文介紹了并行高效數(shù)字濾波器的設(shè)計方法，給出了電路的仿真結(jié)果。利用ＶＨＤＬ語言，采用可重復(fù)配置的ＦＰＧＡ，降低了設(shè)計成本，提高了系統(tǒng)的適用性。由于ＦＩＲ濾波器的系數(shù)是常數(shù)，可以保存在ＲＯＭ中，在運算時通過查找表的方法可以很快得到乘法輸出，減少了使用的資源和布線延時，節(jié)省了運算時間。在設(shè)計中，充分利用先進的ＥＤＡ軟件，大大提高了設(shè)計效率。 |
