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Synplify 和 Synplify Pro 是 Synplicity 公司提供的專門針對FPGA和CPLD實現(xiàn)的邏輯綜合工具它支持VHDL93 IEEE1076 , 包括std_logic_1164 Numeric_std std_logic_Usigned std_logic_Signed std_logic_Arith 和Verilog95 IEEE1364 的可綜合子集 該軟件提供的Symbolic FSM Compiler 是專門支持有效狀態(tài)機優(yōu)化的內(nèi)嵌工具SCOPE是管理包括輸入和查看設(shè)計約束與屬性提供活頁式分類非常友好的表格界面用于文本輸入的HDL語法敏感編輯窗口不僅提供了對綜合錯誤的高亮顯示結(jié)合圖形化的分析和cross_probe工具HDL Analyst 可以把源代碼與綜合的結(jié)果有機地鏈接起來幫助設(shè)計者迅速定位關(guān)鍵路徑解決問題其提供的命令行界面可以通過使用Tcl腳本極大的提高工作效率 Synplify Pro還增加提供了FSM Explorer 可以在嘗試不同的狀態(tài)機優(yōu)化方案后選定最佳結(jié)果以及FSM viewer 用于查看狀態(tài)機的詳細遷移狀況 此外為了獲得最佳的綜合效果Synplify還針對具體的廠家器件提供了較為豐富的綜合屬性Attributes 和綜合說明Directives Synplify支持PC WIN98/WIN2000/WIN NT 4.0 Sun (Sun OS 5.6 and 5.7/Solaris 2.6 and2.7) HP-UX 10.20 后文內(nèi)容中3.1節(jié)針對PC版其余章節(jié)所述內(nèi)容因為PC版本與工作站版本并無太大區(qū)別因此均以工作站版本為例如使用PC版本則可參照工作站版本相應(yīng)部分內(nèi)部公開 下載： 
Synplify工具使用指南.pdf
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