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作者: Sharon Berlowits 從理論上來說，物理綜合工具擁有關(guān)于布局的所有必要信息；在實(shí)踐中，它們也必須非常小心地與實(shí)際布局?jǐn)?shù)據(jù)關(guān)聯(lián)。 一個(gè)芯片的設(shè)計(jì)涉及到許多階段，從系統(tǒng)規(guī)范和架構(gòu)設(shè)計(jì)，各種制造方法以及最終裝入設(shè)備的芯片成品的封裝。在這個(gè)周期中，準(zhǔn)確估計(jì)時(shí)序和面積將至關(guān)重要，因?yàn)檫@樣才能制訂準(zhǔn)確的計(jì)劃并使產(chǎn)品符合各方面的需求。本文將介紹這個(gè)過程的物理設(shè)計(jì)（或稱后端設(shè)計(jì)）部分，特別是在與物理設(shè)計(jì)相關(guān)的步驟中將時(shí)序與面積關(guān)聯(lián)起來。 
集成電路 (IC) 設(shè)計(jì)流程和物理設(shè)計(jì)步驟 (圖1) 綜合與布局之間的關(guān)聯(lián)問題 大型設(shè)計(jì)的整個(gè)物理設(shè)計(jì)流程可能需要很多天才能完成。因此，如果能夠向設(shè)計(jì)和架構(gòu)團(tuán)隊(duì)盡早提供反饋，讓他們可以規(guī)劃好時(shí)序限制，自由地快速利用布局選項(xiàng)，將能夠創(chuàng)造寶貴的價(jià)值。為了實(shí)現(xiàn)這些目標(biāo)，必須可靠地估計(jì)時(shí)序和面積。 在過去，我們已經(jīng)很好地掌握了綜合布局與布線之間的相關(guān)性。對于時(shí)序，準(zhǔn)確度在3%至4%左右，而面積的結(jié)果甚至更好。但在新的先進(jìn)工藝中，從28 納米工藝節(jié)點(diǎn)開始，我們遇到了越來越多意想不到的結(jié)果。我們不僅看到了物理綜合結(jié)果與布局和布線的實(shí)際時(shí)序之間更大的差距，而且還看到一部分時(shí)序路徑明顯變得更快，而其他時(shí)序路徑則變慢很多，這相當(dāng)令人費(fèi)解。在觀察面積時(shí)，結(jié)果更令人擔(dān)憂。從綜合到布局，相關(guān)性已經(jīng)變得相當(dāng)差，如下圖所示：
布局規(guī)劃階段（頂部）與布局階段（底部）的綜合單元密度比較 (圖2) 上面的圖片是CEVA-XM4內(nèi)核的單元密度圖，比較了綜合階段（頂部）與布局階段（底部）的單元密度。布局階段圖像的橙色部分顯示了面積的顯著增長。在這種情況下，面積的整體增長在18% 左右。這很不好，但也許還能忍受。但考慮到大部分設(shè)計(jì)是固定面積（內(nèi)存和寄存器），從綜合到布局根本不會(huì)改變，就很清楚某些部分確實(shí)會(huì)超過最高限制。把緩沖器單元面積分離之后我們發(fā)現(xiàn)綜合面積增加了118%，這意味著緩沖器數(shù)和面積增加了一倍以上。 在達(dá)到極限單元密度（標(biāo)記為橙色）的領(lǐng)域，布局工具發(fā)現(xiàn)很難確定單元的合理布局和進(jìn)行多次迭代，因此需要花費(fèi)大量時(shí)間進(jìn)行收斂。 設(shè)法增強(qiáng)時(shí)序和面積的相關(guān)性 解決這個(gè)問題的第一次嘗試是收緊頻率。也就是說，我們盡量以較高的頻率進(jìn)行綜合，然后在布局和布線階段再切換到稍微低一些的頻率。但這個(gè)解決方案并沒能解決問題。另一個(gè)嘗試是降低線網(wǎng)和單元的時(shí)序。實(shí)際上，降低時(shí)序就是增加讓單元處理速度更慢或更快的系數(shù)。我們嘗試了幾個(gè)數(shù)字。我們探索的另一個(gè)方向是提高提取數(shù)字的相關(guān)性。這是通過將系數(shù)應(yīng)用于被提取的線網(wǎng)電阻和電容 (RC) 值來實(shí)現(xiàn)的。這些值通過更改其 RC 值直接影響線網(wǎng)的延遲，并通過改變其負(fù)載電容從而影響單元的延遲。 從電氣工程的角度來看，我們知道，隨著制程工藝的收縮，電阻的作用會(huì)越來越突出。一方面，導(dǎo)線的電容保持大致相同（或至少采用相同的順序）。另一方面，電阻會(huì)變得越來越高。除此之外，在先進(jìn)的工藝節(jié)點(diǎn)上，最上面兩個(gè)金屬層的電阻比其他層的電阻低得多。而這也意味著對于布局工具來說，決定哪些電線進(jìn)入更高層，哪些電線仍留在較低層會(huì)越來越成問題。最受影響的，當(dāng)然是加了緩沖的長線網(wǎng)。這就是為什么緩沖器面積會(huì)有這樣顯著的增長，而與長線網(wǎng)相關(guān)聯(lián)的時(shí)序會(huì)變差。
布局規(guī)劃階段（頂部）與應(yīng)用系數(shù)后布局階段（底部）的綜合單元密度比較 (圖3) 我們發(fā)現(xiàn)，越來越多的電阻提供更好的面積相關(guān)性和時(shí)序相關(guān)性。不同設(shè)計(jì)用于實(shí)現(xiàn)良好相關(guān)性的因素各不相同。如上圖所示，將系數(shù)應(yīng)用于阻力后，綜合與布局之間的相關(guān)性顯著改善。我們將綜合面積（頂部）與布局面積（底部）再次進(jìn)行了比較。從布局圖像的橙色區(qū)域可以看出，仍有相當(dāng)數(shù)量的高利用率負(fù)載，但比以前少得多。在這個(gè)示例中，準(zhǔn)確度達(dá)到了5%左右，這是相當(dāng)合理的，而且會(huì)實(shí)現(xiàn)良好、高效的工作流程。 把結(jié)果投入應(yīng)用 我們已經(jīng)看到，在先進(jìn)工藝中，電阻對時(shí)序和面積有著巨大的影響。雖然從理論上來說物理綜合工具擁有關(guān)于布局的所有必要信息，但在實(shí)踐中它們?nèi)员仨毞浅Ｐ⌒牡嘏c實(shí)際布局?jǐn)?shù)據(jù)關(guān)聯(lián)。這個(gè)過程可能比較耗時(shí)，但好處顯然超過了成本。在一天工作結(jié)束時(shí)，最好的做法是保持設(shè)計(jì)流程各步驟之間有一個(gè)可靠的相關(guān)性，從而獲得快速、靈活的設(shè)計(jì)，并且從一開始就對最終目標(biāo)有一個(gè)明確的認(rèn)識。 |
