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新的技術(shù)為FPGA帶來全新密度、帶寬和節(jié)能優(yōu)勢。相對于單片器件，單位功耗的芯片間帶寬提升了 100 倍，容量提升 2-3 倍 日前，全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司 （Xilinx）宣布推出業(yè)界首項堆疊硅片互聯(lián)技術(shù)，即通過在單個封裝中集成多個 FPGA 芯片，實現(xiàn)突破性的容量、帶寬和功耗優(yōu)勢，以滿足那些需要高密度晶體管和邏輯，以及需要極大的處理能力和帶寬性能的市場應(yīng)用。通過采用3D封裝技術(shù)和硅通孔 (TSV) 技術(shù)，賽靈思28nm 7系列FPGA目標設(shè)計平臺所能滿足的的資源需求，是最大單芯片 FPGA 所能達到的兩倍。這種創(chuàng)新的平臺方法不僅使賽靈思突破了摩爾定律的界限，而且也為電子產(chǎn)品制造商系統(tǒng)的大規(guī)模集成提供了無與倫比的功耗、帶寬和密度優(yōu)化。 ISE 13.1 設(shè)計套件目前已向客戶推出試用版，利用其提供的軟件支持，28nm Virtex-7 LX2000T 產(chǎn)品將成為全球首個多芯片 FPGA，其邏輯容量是目前賽靈思帶串行收發(fā)器的最大型40nm FPGA的3.5倍以上，同時也是最大競爭型的帶串行收發(fā)器 28nm FPGA 的2.8倍以上。該產(chǎn)品采用了業(yè)界領(lǐng)先的微凸塊 (micro-bump) 組裝技術(shù)、賽靈思公司專利FPGA創(chuàng)新架構(gòu)，以及TSMC的硅通孔 (TSV) 技術(shù)以及賽靈思的專利 FPGA 創(chuàng)新架構(gòu)。在同一應(yīng)用中，相對于采用多個具有不同封裝的 FPGA 而言，28nm Virtex-7 LX2000T 大大降低了功耗、系統(tǒng)成本及電路板的復(fù)雜性。 TSMC研究及發(fā)展資深副總經(jīng)理蔣尚義博士說：“與傳統(tǒng)的單芯片F(xiàn)PGA相比，采用多芯片封裝的FPGA提供了一個創(chuàng)新的方法，不僅實現(xiàn)了大規(guī)模的可編程性、高度的可靠性，還提高了熱梯度和應(yīng)力容限特性。通過采用TSV技術(shù)以及硅中介層實現(xiàn)硅芯片堆疊方法，賽靈思預(yù)期基于良好的設(shè)計測試流程，可大大降低風險，順利走向量產(chǎn)。 通過該流程，公司將滿足設(shè)計執(zhí)行、制造驗證以及可靠性評估等行業(yè)標準�！� 在賽靈思堆疊硅片互聯(lián)結(jié)構(gòu)中，數(shù)據(jù)在一系列相鄰的FPGA 芯片上通過10,000 多個過孔走線。相對于必須使用標準I/O連接在電路板上集成兩個 FPGA 而言，堆疊硅片互聯(lián)技術(shù)將單位功耗芯片間連接帶寬提升了 100 倍，時延減至五分之一，而且不會占用任何高速串行或并行I/O資源。通過芯片彼此相鄰，并連接至球形柵格陣列，賽靈思避免了采用單純的垂直硅片堆疊方法出現(xiàn)的熱通量和設(shè)計工具流問題。賽靈思基礎(chǔ) FPGA 器件采用 28nm HPL（高性能低功耗）工藝技術(shù)，為 FPGA 芯片集成提供了功耗預(yù)算理想的封裝方法。 賽靈思的堆疊硅片互聯(lián)技術(shù)服務(wù)于處于新一代電子系統(tǒng)核心地位的要求最高的 FPGA應(yīng)用。該技術(shù)具有超高帶寬、低時延和低功耗互聯(lián)等優(yōu)異特性，使客戶不僅能夠通過與單片F(xiàn)PGA 器件采用的同一方法來實現(xiàn)應(yīng)用；利用軟件內(nèi)置的自動分區(qū)功能實現(xiàn)按鈕式的簡便易用性；而且還能支持層次化或團隊化設(shè)計方法，實現(xiàn)最高性能和最高生產(chǎn)力。 賽靈思同業(yè)界領(lǐng)先的代工廠包括TSMC等在內(nèi)的外包組裝與測試合作伙伴建立了強大可靠的供應(yīng)鏈，為芯片工藝提供強大支持。目前已向客戶推出試用版的ISE 13.1 設(shè)計套件提供配套的軟件支持。預(yù)計首批產(chǎn)品將于 2011 年下半年開始供貨。如欲了解包括白皮書在內(nèi)的更多技術(shù)資料，歡迎訪問以下網(wǎng)址：http://www.xilinx.com/cn/technology/roadmap/index.htm。 
賽靈思堆疊硅片互聯(lián)技術(shù)常見問題解答.pdf
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