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來(lái)源：IT之家 近日，北極雄芯宣布自主研發(fā)的首個(gè)基于國(guó)內(nèi)《芯�；ヂ�(lián)接口標(biāo)準(zhǔn)》的 Chiplet 互聯(lián)接口 PBLink 回片測(cè)試成功。PBLink 接口具備低成本、低延時(shí)、高帶寬、高可靠、符合國(guó)產(chǎn)接口標(biāo)準(zhǔn)、兼容封裝內(nèi)外互連、注重國(guó)產(chǎn)自主可控等特點(diǎn)。 據(jù)介紹，該接口采用 12nm 工藝制造，每個(gè) D2D 單元為 8 通道設(shè)計(jì)，合計(jì)提供最高 256Gb / s 的傳輸帶寬，可采用更少的封裝互連線以降低對(duì)封裝的要求，最少僅需要 3 層基板進(jìn)行 2D 互連。 
▲ 北極雄芯 256Gb / s 帶寬的 D2D 測(cè)試片回片測(cè)試成功，圖源北極雄芯公眾號(hào)，下同 基于專門優(yōu)化的精簡(jiǎn)協(xié)議層和物理層，該接口可實(shí)現(xiàn) ns 級(jí)別的端到端延遲，各項(xiàng)指標(biāo)符合《芯�；ヂ�(lián)接口標(biāo)準(zhǔn)》要求及設(shè)計(jì)預(yù)期。 此外，PB Link 可靈活支持封裝內(nèi) Chiplet – Chiplet 互聯(lián)以及 10-15cm 的封裝外板級(jí) Chip – Chip 互聯(lián)，靈活適配各類下游應(yīng)用場(chǎng)景需求。 北極雄芯表示，公司率先推出的是基于傳統(tǒng)封裝（153μm Standard Package）的芯粒解決方案，并預(yù)計(jì)在 2024~2025 年推出針對(duì)超高性能場(chǎng)景的高密度互連版本（55μm InFO Package）。 此外，本次回片測(cè)試成功的 PB Link 將用于公司下一代核心 HUB Chiplet 以及部分功能型 Chiplet 上，預(yù)計(jì)于 2024 年內(nèi)實(shí)現(xiàn)整體量產(chǎn)。 據(jù)IT之家此前報(bào)道，北極雄芯已于今年初發(fā)布了國(guó)內(nèi)首款基于 Chiplet 異構(gòu)集成的人工智能計(jì)算芯片“啟明 930”，中央控制芯粒采用 RISC-V CPU 核心，同時(shí)可通過(guò)高速接口搭載多個(gè)功能型芯粒，基于全國(guó)產(chǎn)基板材料以及 2.5D 封裝。
Chiplet 架構(gòu)是指通過(guò)將大芯片拆分為小芯粒進(jìn)行生產(chǎn)并集成封裝，可有效提升大算力芯片制造的綜合良率，并且通過(guò)芯粒復(fù)用創(chuàng)造靈活性的搭配選擇，目前英特爾、AMD 的產(chǎn)品都采用了相關(guān)技術(shù)，是傳統(tǒng)單芯片的改進(jìn)方案。 |
